JPS5896751A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5896751A JPS5896751A JP56194975A JP19497581A JPS5896751A JP S5896751 A JPS5896751 A JP S5896751A JP 56194975 A JP56194975 A JP 56194975A JP 19497581 A JP19497581 A JP 19497581A JP S5896751 A JPS5896751 A JP S5896751A
- Authority
- JP
- Japan
- Prior art keywords
- poly
- substrate
- semiconductor device
- crystal defects
- element isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明げＭＯ８Ｑ半導体装置に関する。従来ＭＯ８型半
導体装置に基鈑の選択酸化により素子間分離領域を形成
して構成されているのが通例であった。しかるにＸ枡の
選択酸化によシ半導体装置を構成する場合には、半導体
装置の小型化に対する鍵ＩＬ１％・半導体装＃表面の段
差・半導体装置の結晶欠陥等が生じるという欠点があっ
た。不発明けかかる従来技術の欠点をかくするために、
素子分離領域にσ絶縁層に囲まれた多結晶半導体領域が
埋め込まれて成る手金特徴としている。本発明の目的と
するところに、半導体表面の一層の平担化、結晶欠陥の
減少、一層の小型化のなされたＭＯ８半導体装置を堤供
することにある。
導体装置に基鈑の選択酸化により素子間分離領域を形成
して構成されているのが通例であった。しかるにＸ枡の
選択酸化によシ半導体装置を構成する場合には、半導体
装置の小型化に対する鍵ＩＬ１％・半導体装＃表面の段
差・半導体装置の結晶欠陥等が生じるという欠点があっ
た。不発明けかかる従来技術の欠点をかくするために、
素子分離領域にσ絶縁層に囲まれた多結晶半導体領域が
埋め込まれて成る手金特徴としている。本発明の目的と
するところに、半導体表面の一層の平担化、結晶欠陥の
減少、一層の小型化のなされたＭＯ８半導体装置を堤供
することにある。
以下笑ｍｉ＋ ？／１１を用いて詳細に説明する。
第１図に従来技術を、Ｍ ＯＳ型半導体装欣の最も簡単
な構造である素子間分離領域を例に、その断面図を示し
たもので、窒化シリコン陣１をマスクに熱酸化により酸
化シリコン膜２が形成されたものである。３の領域に素
子分離フィールドイオン注入領域である。この場合酸化
）Ｉｇに窓下シリコンψ下に入り込むこと、素子間分離
フィールドイオン注入領域が横方向に拡がることが半導
体装置の小型化を防げている。捷た基鈑を厚く熱酸化す
ることにより結晶欠陥・半導体表面の段差が生じる。
な構造である素子間分離領域を例に、その断面図を示し
たもので、窒化シリコン陣１をマスクに熱酸化により酸
化シリコン膜２が形成されたものである。３の領域に素
子分離フィールドイオン注入領域である。この場合酸化
）Ｉｇに窓下シリコンψ下に入り込むこと、素子間分離
フィールドイオン注入領域が横方向に拡がることが半導
体装置の小型化を防げている。捷た基鈑を厚く熱酸化す
ることにより結晶欠陥・半導体表面の段差が生じる。
第２図〜第６し１に、不発明による実施例として素子間
分離領域に酸化シリコン膜に囲まわた多結晶シリコンを
埋め込んだ場合の素子間分離フィールドの断面図（第６
図）とその製造工程順図（早２図〜鉋、６図）を示すも
のである。紀２図でにｎ型シ１１コン基鈑４を部分的に
異方エツチングあるいけイオン・エツチングして溝を形
成している。第６（ヅ１でけ熱酸化により薄い酸化シリ
コン１摸５をシ］）コン基板の溝に形成している。この
酸化膜は厚さを必要としないため結晶欠陥を最小限にす
ることができる。
分離領域に酸化シリコン膜に囲まわた多結晶シリコンを
埋め込んだ場合の素子間分離フィールドの断面図（第６
図）とその製造工程順図（早２図〜鉋、６図）を示すも
のである。紀２図でにｎ型シ１１コン基鈑４を部分的に
異方エツチングあるいけイオン・エツチングして溝を形
成している。第６（ヅ１でけ熱酸化により薄い酸化シリ
コン１摸５をシ］）コン基板の溝に形成している。この
酸化膜は厚さを必要としないため結晶欠陥を最小限にす
ることができる。
第４し１ではＣＶＤ法に工り多結晶シリコンを被着する
ことによりシリコン基鈑の細い溝を多結晶シ１１コンで
川（めつ＜シている。イオン・エツチングにより１μｍ
程度の幅を持つ細いしかも深い溝の形１７ｋが可ｉ４ピ
であり、１μｍ桿度の糾い溝はＣＶＤ法の多結晶シリコ
ンで埋めつくすことができる。第５１ツ１ではシリコン
基飯衣面の多結晶シ１１コンカエッチングによシ除去さ
ｔ］、シリコン基板に埋め込まれている多結晶シ１１コ
ンのみが残る。次にシリコン基鈑の茜のパターンを持つ
窒化シリコン１１イをマスクに、素子間分離領域フィー
ルドイオン注入を行ない、埋め込捷れている多結晶シリ
コンに高濃度ｍ型イオンが注入される、第５図は素子分
離領域フィールドイオンの活性化を行ない、窒化シリコ
ンＩｌｉを除去して得られる、素子分離領域には高濃度
拡散された多結晶シリコンが酸化シリコン膜に囲ま力て
シリコン基鈑に埋め込まカているＭ Ｏｓ ｇ半導体の
素子分離フィールドの断面図であり、この多結晶シリコ
ン領域は、正またに負の電源に接紛して素子分離領域周
辺の電位を制御する。
ことによりシリコン基鈑の細い溝を多結晶シ１１コンで
川（めつ＜シている。イオン・エツチングにより１μｍ
程度の幅を持つ細いしかも深い溝の形１７ｋが可ｉ４ピ
であり、１μｍ桿度の糾い溝はＣＶＤ法の多結晶シリコ
ンで埋めつくすことができる。第５１ツ１ではシリコン
基飯衣面の多結晶シ１１コンカエッチングによシ除去さ
ｔ］、シリコン基板に埋め込まれている多結晶シ１１コ
ンのみが残る。次にシリコン基鈑の茜のパターンを持つ
窒化シリコン１１イをマスクに、素子間分離領域フィー
ルドイオン注入を行ない、埋め込捷れている多結晶シリ
コンに高濃度ｍ型イオンが注入される、第５図は素子分
離領域フィールドイオンの活性化を行ない、窒化シリコ
ンＩｌｉを除去して得られる、素子分離領域には高濃度
拡散された多結晶シリコンが酸化シリコン膜に囲ま力て
シリコン基鈑に埋め込まカているＭ Ｏｓ ｇ半導体の
素子分離フィールドの断面図であり、この多結晶シリコ
ン領域は、正またに負の電源に接紛して素子分離領域周
辺の電位を制御する。
本発明によれば素子分離フィールドイオンの楢拡がりに
周囲の薄い酸化シリコン腓で制限される、′！！タパタ
〜ニング精度はイオンエツチングの精度で決まるため１
ｘｏｓ型半導体装置を一層小型化できる。かつ素子分離
領域には、薄い酸化シ１１コン瞑にかこ捷′ｎ−た多結
晶シ１）コンをｊｌｌめ込むことにより、某析表面の役
差及び結晶欠陥を最小限にした半導体装置を力ぐる。
周囲の薄い酸化シリコン腓で制限される、′！！タパタ
〜ニング精度はイオンエツチングの精度で決まるため１
ｘｏｓ型半導体装置を一層小型化できる。かつ素子分離
領域には、薄い酸化シ１１コン瞑にかこ捷′ｎ−た多結
晶シ１）コンをｊｌｌめ込むことにより、某析表面の役
差及び結晶欠陥を最小限にした半導体装置を力ぐる。
第１図・・・従来の朱子分離フィールドの断面−０第２
図〜第６図・・・本発明によるＭＯ８型半導体装置の素
子間分離フィー・・シ・′の断面Ｍとその工程順図。 １・・・窒化シリコン摩 ２・・・熱酸化シ１１コ
ン恥５・・・素子分ＭＶイオン注入 ４・・・シリコン
基鈑５・・・薄い熱酸化層 ６・・・多結晶シリ
コン７・・・イオン注入 以上 出願人 株式会社諏訪角工舎 代Ｆ・人 弁理士 最 上 務 ＝ ５ − 第１２ Ｕ７．パ 第３図 第４図
図〜第６図・・・本発明によるＭＯ８型半導体装置の素
子間分離フィー・・シ・′の断面Ｍとその工程順図。 １・・・窒化シリコン摩 ２・・・熱酸化シ１１コ
ン恥５・・・素子分ＭＶイオン注入 ４・・・シリコン
基鈑５・・・薄い熱酸化層 ６・・・多結晶シリ
コン７・・・イオン注入 以上 出願人 株式会社諏訪角工舎 代Ｆ・人 弁理士 最 上 務 ＝ ５ − 第１２ Ｕ７．パ 第３図 第４図
Claims (2)
- （１）単結晶半導体基板には絶縁層に囲捷れたで３結晶
半導体φ域が埋め込まれて成る卓を特徴とするｙｎＳヘ
リ半導体装置、 - （２）単結晶半導体基板の素子間分離領域には絶＃Ｄ４
に囲まれた多結晶半導体領域が埋め込まれて成る爪を特
徴とする特許請求の範囲第１頂記虻のＭＯ８型半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194975A JPS5896751A (ja) | 1981-12-03 | 1981-12-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194975A JPS5896751A (ja) | 1981-12-03 | 1981-12-03 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32049387A Division JPS63177439A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5896751A true JPS5896751A (ja) | 1983-06-08 |
Family
ID=16333452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194975A Pending JPS5896751A (ja) | 1981-12-03 | 1981-12-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896751A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833098A (en) * | 1981-06-25 | 1989-05-23 | Sieko Epson Corporation | Polycrystalline semiconductor deposition in groove for device insolation |
| US5192708A (en) * | 1991-04-29 | 1993-03-09 | International Business Machines Corporation | Sub-layer contact technique using in situ doped amorphous silicon and solid phase recrystallization |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5544743A (en) * | 1978-09-26 | 1980-03-29 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5572052A (en) * | 1978-11-27 | 1980-05-30 | Fujitsu Ltd | Preparation of semiconductor device |
-
1981
- 1981-12-03 JP JP56194975A patent/JPS5896751A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5544743A (en) * | 1978-09-26 | 1980-03-29 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5572052A (en) * | 1978-11-27 | 1980-05-30 | Fujitsu Ltd | Preparation of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833098A (en) * | 1981-06-25 | 1989-05-23 | Sieko Epson Corporation | Polycrystalline semiconductor deposition in groove for device insolation |
| US5192708A (en) * | 1991-04-29 | 1993-03-09 | International Business Machines Corporation | Sub-layer contact technique using in situ doped amorphous silicon and solid phase recrystallization |
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