JPS61256650A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61256650A JPS61256650A JP9730785A JP9730785A JPS61256650A JP S61256650 A JPS61256650 A JP S61256650A JP 9730785 A JP9730785 A JP 9730785A JP 9730785 A JP9730785 A JP 9730785A JP S61256650 A JPS61256650 A JP S61256650A
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- JP
- Japan
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- oxide film
- oxidation
- pattern
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- Prior art date
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にフィールド
反転防止用の不純物領域の形成に改良を施したＭＯ８型
トランジスタの製造方法に係わる。
反転防止用の不純物領域の形成に改良を施したＭＯ８型
トランジスタの製造方法に係わる。
従来、ＭＯ３型トランジスタとしては、例えば第２図に
示すものが知られている。
示すものが知られている。
図中の１は、シリコン基板である。この基板１の表面に
は厚いフィールド酸化膜２が形成されている。このフィ
ールド酸化膜２は、通常選択酸化技術により形成される
。二のフィールド酸化膜２の下方の基板１にはフィール
ド反転防止用の高濃度不純物領域（反転防止層）３が形
成されている。
は厚いフィールド酸化膜２が形成されている。このフィ
ールド酸化膜２は、通常選択酸化技術により形成される
。二のフィールド酸化膜２の下方の基板１にはフィール
ド反転防止用の高濃度不純物領域（反転防止層）３が形
成されている。
この反転防止層３は、選択酸化前に素子領域以外の全面
に素子領域上の耐酸化性膜をマスクとしてセルフアライ
メントに不純物をイオン注入することにより形成される
。前記フィールド酸化膜２で囲まれた素子領域４にはソ
ース・ドレイン領域５゜６が設けられている。これらの
領域５，６間の素子領域４上にはゲート酸化膜７を介し
てゲート電極８が設けられている。
に素子領域上の耐酸化性膜をマスクとしてセルフアライ
メントに不純物をイオン注入することにより形成される
。前記フィールド酸化膜２で囲まれた素子領域４にはソ
ース・ドレイン領域５゜６が設けられている。これらの
領域５，６間の素子領域４上にはゲート酸化膜７を介し
てゲート電極８が設けられている。
しかしながら、従来技術によれば以下に示す問題点を有
する。即ち、従来技術では耐酸化性膜をマスクとしてセ
ルフアライメントに反転防止用不純物をイオン注入する
ため、素子領域４中に形成されたトランジスタのソース
・ドレイン領域５゜６と反転防止用高濃度不純物領域３
がお互いに接することとなる。従って、ソース・ドレイ
ン領域５．６と反転防止層３は逆導電型の高濃度不純物
からなるためにソース・ドレイン領域（例えばＮ＋層）
と反転防止層（例えば１４層）の間に浮遊容量の増大（
図中Ｃｐ）を招き素子動作速度の低下となる。ここで、
素子動作速度はトランジスタの駆動電流の大きさと充電
すべき浮遊容量の大きざで決定され、浮遊容量中でソー
ス・ドレイン領域５，６と基板１間の容量の占める割合
は大きく、できるかぎり容量を小さく抑える必要がある
。
する。即ち、従来技術では耐酸化性膜をマスクとしてセ
ルフアライメントに反転防止用不純物をイオン注入する
ため、素子領域４中に形成されたトランジスタのソース
・ドレイン領域５゜６と反転防止用高濃度不純物領域３
がお互いに接することとなる。従って、ソース・ドレイ
ン領域５．６と反転防止層３は逆導電型の高濃度不純物
からなるためにソース・ドレイン領域（例えばＮ＋層）
と反転防止層（例えば１４層）の間に浮遊容量の増大（
図中Ｃｐ）を招き素子動作速度の低下となる。ここで、
素子動作速度はトランジスタの駆動電流の大きさと充電
すべき浮遊容量の大きざで決定され、浮遊容量中でソー
ス・ドレイン領域５，６と基板１間の容量の占める割合
は大きく、できるかぎり容量を小さく抑える必要がある
。
つまり、ソース・ドレイン領域５，６と基板１間の容量
としては反転防止層とソース・ドレイン領域５．６間の
占める割合が大きく、この容量を小さくすることが高速
化のかきとなっている。一方、信頼性としても高濃度層
同士の接合耐圧は小さく動作電圧に制限を与えることと
なり好ましくない。
としては反転防止層とソース・ドレイン領域５．６間の
占める割合が大きく、この容量を小さくすることが高速
化のかきとなっている。一方、信頼性としても高濃度層
同士の接合耐圧は小さく動作電圧に制限を与えることと
なり好ましくない。
本発明は上記事情に鑑みてなされたもので、複雑なプロ
セスを用いることなく反転防止用高濃度不純物領域をソ
ース・ドレイン領域と離して形成でき、浮遊容量の低減
による動作速度の高速化、ソース・ドレイン領域と半導
体基板間の接合耐圧の向上をなし得る半導体装置の製造
方法を提供することを目的とする。
セスを用いることなく反転防止用高濃度不純物領域をソ
ース・ドレイン領域と離して形成でき、浮遊容量の低減
による動作速度の高速化、ソース・ドレイン領域と半導
体基板間の接合耐圧の向上をなし得る半導体装置の製造
方法を提供することを目的とする。
本発明は、半導体基板上に耐酸化性膜パターンを形成す
る工程と、全面にイオン注１用マスク材を形成する工程
と、これを異方性イオンエツチングによりエツチングし
前記耐酸化性膜パターンの側壁に前記マスク材を残存さ
せる工程と、前記耐酸化性膜パターン及びマスク材を用
いて前記基板に不純物をイオン注入し反転防止用高濃度
不純物領域を形成する工程と、前記耐酸化性膜パターン
をマスクとして選択酸化を行い素子分離領域を形成する
工程とを具備することにより、動作速度の高速化、ソー
ス・ドレイン領域と半導体基板間の接合耐圧の向上を図
ったことを骨子とする。
る工程と、全面にイオン注１用マスク材を形成する工程
と、これを異方性イオンエツチングによりエツチングし
前記耐酸化性膜パターンの側壁に前記マスク材を残存さ
せる工程と、前記耐酸化性膜パターン及びマスク材を用
いて前記基板に不純物をイオン注入し反転防止用高濃度
不純物領域を形成する工程と、前記耐酸化性膜パターン
をマスクとして選択酸化を行い素子分離領域を形成する
工程とを具備することにより、動作速度の高速化、ソー
ス・ドレイン領域と半導体基板間の接合耐圧の向上を図
ったことを骨子とする。
以下、本発明をＭＯ８型トランジスタの製造に一適用し
た場合について第１図（ａ）〜（ｆ）を参照して説明す
る。
た場合について第１図（ａ）〜（ｆ）を参照して説明す
る。
（１）まず、例えばＰ型のシリコン基板２１上に薄い酸
化膜、シリコン窒化膜を順次形成した後、これらを通常
の工程に従ってパターニングしてシリコン窒化膜パター
ン２２、酸化膜パターン２３を形成した。つづいて、全
面にＣＶＤ５ ｉ ０２ ＭＡ２４を堆積した（第１図
（ａ）図示）６次いで、このＣＶＤ５ ｉ０２膜２４を
反応性イオンエツチング（ＲＩＥ＞などの異方性エツチ
ングにより除去し、前記ＣＶＤ５ ｉ０２膜２４をシリ
コン窒化膜パターン２２の側壁にのみ残存させた。しか
る後、前記シリコン窒化膜パターン２２及び残存したＣ
ＶＤ５ ｉ０２膜２４をマスクとして前記基板２１にフ
ィールド反転防止のためのボロンをイオン注入し、Ｐ＋
型のフィールド反転防止層２５を形成した（第１図（ｂ
）図示）。更に、前記ＣＶＤ５ ｉ ０２膜２４をエツ
チング除去した第１図（Ｃ）図示）。
化膜、シリコン窒化膜を順次形成した後、これらを通常
の工程に従ってパターニングしてシリコン窒化膜パター
ン２２、酸化膜パターン２３を形成した。つづいて、全
面にＣＶＤ５ ｉ ０２ ＭＡ２４を堆積した（第１図
（ａ）図示）６次いで、このＣＶＤ５ ｉ０２膜２４を
反応性イオンエツチング（ＲＩＥ＞などの異方性エツチ
ングにより除去し、前記ＣＶＤ５ ｉ０２膜２４をシリ
コン窒化膜パターン２２の側壁にのみ残存させた。しか
る後、前記シリコン窒化膜パターン２２及び残存したＣ
ＶＤ５ ｉ０２膜２４をマスクとして前記基板２１にフ
ィールド反転防止のためのボロンをイオン注入し、Ｐ＋
型のフィールド反転防止層２５を形成した（第１図（ｂ
）図示）。更に、前記ＣＶＤ５ ｉ ０２膜２４をエツ
チング除去した第１図（Ｃ）図示）。
（２）次に、シリコン窒化膜パターン２２をマスクとし
て選択酸化を行い厚いフィールド酸化膜２６を形成した
。これにより、素子領域２７間が分離された（第１図（
ｄ）図示）。つづいて、前記酸化膜パターン２３を除去
した後、素子領域２７上にゲート酸化膜２８を形成した
。更に、全面に多結晶シリコン層２９を堆積した（第１
図（ｅ）図示）。次いで、この多結晶シリコン層２９を
バターニングしてゲート電極３０を形成した。しかる後
、このゲート電極３０をマスクとして前記素子領域２７
に例えばヒ素をイオン注入し、Ｎ４型のソース・ドレイ
ン領域３１．３２を形成してＭＯＳ型トランジスタを製
造した（第１図（ｆ）図示）。
て選択酸化を行い厚いフィールド酸化膜２６を形成した
。これにより、素子領域２７間が分離された（第１図（
ｄ）図示）。つづいて、前記酸化膜パターン２３を除去
した後、素子領域２７上にゲート酸化膜２８を形成した
。更に、全面に多結晶シリコン層２９を堆積した（第１
図（ｅ）図示）。次いで、この多結晶シリコン層２９を
バターニングしてゲート電極３０を形成した。しかる後
、このゲート電極３０をマスクとして前記素子領域２７
に例えばヒ素をイオン注入し、Ｎ４型のソース・ドレイ
ン領域３１．３２を形成してＭＯＳ型トランジスタを製
造した（第１図（ｆ）図示）。
しかして、本発明によれば、第１図（ｂ）の工程でフィ
ールド反転防止層２５をシリコン窒化膜パターン２２及
びこのパターン２２の側壁に残存させたＣＶＤ５ ｔ
０２膜２４をマスクとしてボロンのイオン注入により形
成し、かつ同図（Ｃ）の工程でフィールド酸化膜２６を
シリコン窒化膜パターン２２をマスクとして選択酸化す
ることにより形成するため、前記反転防止層２５の端部
はフィールド酸化膜２６の端部より外側に位置すること
になる。その結果、素子領域２７と反転防止層２５は離
間して形成され、これにより反転防止層２５がソース・
ドレイン領域３１．３２と離れて形成される。従って、
ソース・ドレイン領域３１゜３２と反転防止層２５間の
浮遊容量（Ｃｐ）の低減、及びソース・ドレイン領域３
１．３２と基板２１間の接合耐圧の向上を特別なＰＥＰ
工程を増加することなく実現できる。なお、前記反転防
止層２５が 互いに離れているからリーク電流の低減に効果があるの
は当然である。
ールド反転防止層２５をシリコン窒化膜パターン２２及
びこのパターン２２の側壁に残存させたＣＶＤ５ ｔ
０２膜２４をマスクとしてボロンのイオン注入により形
成し、かつ同図（Ｃ）の工程でフィールド酸化膜２６を
シリコン窒化膜パターン２２をマスクとして選択酸化す
ることにより形成するため、前記反転防止層２５の端部
はフィールド酸化膜２６の端部より外側に位置すること
になる。その結果、素子領域２７と反転防止層２５は離
間して形成され、これにより反転防止層２５がソース・
ドレイン領域３１．３２と離れて形成される。従って、
ソース・ドレイン領域３１゜３２と反転防止層２５間の
浮遊容量（Ｃｐ）の低減、及びソース・ドレイン領域３
１．３２と基板２１間の接合耐圧の向上を特別なＰＥＰ
工程を増加することなく実現できる。なお、前記反転防
止層２５が 互いに離れているからリーク電流の低減に効果があるの
は当然である。
なお、上記実施例では、イオン注入用マスク材としてＣ
ＶＤ５ ｉ０２膜を用いた場合について述べたが、これ
に限らず、例えばリン・ケイ酸ガラス（ＰＳＧ）膜等で
もよく、シリコン窒化膜、シリコン基板に対してエツチ
ング選択比が十分ある材料であれば何でもよい。
ＶＤ５ ｉ０２膜を用いた場合について述べたが、これ
に限らず、例えばリン・ケイ酸ガラス（ＰＳＧ）膜等で
もよく、シリコン窒化膜、シリコン基板に対してエツチ
ング選択比が十分ある材料であれば何でもよい。
また、上記実施例では、第１図（ｄ）に示す如く露出す
る基板に反転防止層用のイオン注入を行う場合について
述べたが、これに限らず、第３図に示す如く薄い酸化膜
４１が介在した状態でイオン注入してもよい。更に、上
記イオン注入は、第４図に示す如＜ＣＶＤ５ ｉ ０２
１１１２４の下に薄い酸化膜４１が存在した状態で行な
ってもよい。
る基板に反転防止層用のイオン注入を行う場合について
述べたが、これに限らず、第３図に示す如く薄い酸化膜
４１が介在した状態でイオン注入してもよい。更に、上
記イオン注入は、第４図に示す如＜ＣＶＤ５ ｉ ０２
１１１２４の下に薄い酸化膜４１が存在した状態で行な
ってもよい。
以上詳述した如く本発明によれば、複雑なプロセスを用
いることなく反転防止用高濃度不純物領域をソース・ド
レイン領域と離して形成でき、これらソース・ドレイン
領域と半導体基板間の接合耐圧の向上、前記不純物領域
と基板間の浮遊領域の低減を図って素子の高速動作化を
なし得る半導体装置の製造方法を提供できる。
いることなく反転防止用高濃度不純物領域をソース・ド
レイン領域と離して形成でき、これらソース・ドレイン
領域と半導体基板間の接合耐圧の向上、前記不純物領域
と基板間の浮遊領域の低減を図って素子の高速動作化を
なし得る半導体装置の製造方法を提供できる。
第１図（ａ）〜（ｆ＞は本発明の一実施例に係るＭＯＳ
型トランジスタの製造方法を工程順に示す断面図、第２
図は従来のＭＯＳ型トランジスタの断面図、第３図及び
第４図は夫々反転防止層形成用のその他のイオン注入法
を説明するための図である。 ２１・−Ｐ型のシリコン基板、２２・・・シリコン窒化
膜パターン、２３・・・酸化膜パターン、２４・・・Ｃ
ＶＤ５ ｉ０２膜、２５・・・Ｐ１型のフィールド反転
防止層、２６・・・フィールド酸化膜、２７・・・素子
領域、２８・・・ゲート酸化膜、３０・・・ゲート電極
、３１・・・Ｎ＋型のソース領域、３２・・・Ｎ＋型の
ドレイン領域、４１・・・薄い酸化ｗＡａ 出願人代理人 弁理士 鈴江武彦 −−％−ＩＣ％Ｊ 区 区 ｎ ′ ぐ 坪 映
型トランジスタの製造方法を工程順に示す断面図、第２
図は従来のＭＯＳ型トランジスタの断面図、第３図及び
第４図は夫々反転防止層形成用のその他のイオン注入法
を説明するための図である。 ２１・−Ｐ型のシリコン基板、２２・・・シリコン窒化
膜パターン、２３・・・酸化膜パターン、２４・・・Ｃ
ＶＤ５ ｉ０２膜、２５・・・Ｐ１型のフィールド反転
防止層、２６・・・フィールド酸化膜、２７・・・素子
領域、２８・・・ゲート酸化膜、３０・・・ゲート電極
、３１・・・Ｎ＋型のソース領域、３２・・・Ｎ＋型の
ドレイン領域、４１・・・薄い酸化ｗＡａ 出願人代理人 弁理士 鈴江武彦 −−％−ＩＣ％Ｊ 区 区 ｎ ′ ぐ 坪 映
Claims (4)
- （１）半導体基板上に耐酸化性膜パターンを形成する工
程と、全面にイオン注入用マスク材を形成する工程と、
これを異方性イオンエッチングによりエッチングし前記
耐酸化性膜パターンの側壁に前記マスク材を残存させる
工程と、前記耐酸化性膜パターン及びマスク材を用いて
前記基板に不純物をイオン注入し反転防止用高濃度不純
物領域を形成する工程と、耐酸化性膜パターンをマスク
として選択酸化を行い素子分離領域を形成する工程とを
具備することを特徴とする半導体装置の製造方法。 - （２）耐酸化性膜パターンがシリコン窒化膜からなるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 - （３）イオン注入用マスク材が耐酸化性膜パターン及び
半導体基板に対しエッチング選択比が十分あることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。 - （４）イオン注入用マスク材がＣＶＤＳｉＯ＿２膜ある
いはリン・ケイ酸ガラス膜であることを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9730785A JPS61256650A (ja) | 1985-05-08 | 1985-05-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9730785A JPS61256650A (ja) | 1985-05-08 | 1985-05-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61256650A true JPS61256650A (ja) | 1986-11-14 |
Family
ID=14188830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9730785A Pending JPS61256650A (ja) | 1985-05-08 | 1985-05-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61256650A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6433969A (en) * | 1987-05-12 | 1989-02-03 | Texas Instruments Inc | Manufacture of semiconductor device |
| JPH0379079A (ja) * | 1989-08-22 | 1991-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04245634A (ja) * | 1990-09-20 | 1992-09-02 | Samsung Electron Co Ltd | Ｍｏｓトランジスタの製造方法 |
| US5196367A (en) * | 1991-05-08 | 1993-03-23 | Industrial Technology Research Institute | Modified field isolation process with no channel-stop implant encroachment |
-
1985
- 1985-05-08 JP JP9730785A patent/JPS61256650A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6433969A (en) * | 1987-05-12 | 1989-02-03 | Texas Instruments Inc | Manufacture of semiconductor device |
| JPH0379079A (ja) * | 1989-08-22 | 1991-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04245634A (ja) * | 1990-09-20 | 1992-09-02 | Samsung Electron Co Ltd | Ｍｏｓトランジスタの製造方法 |
| US5196367A (en) * | 1991-05-08 | 1993-03-23 | Industrial Technology Research Institute | Modified field isolation process with no channel-stop implant encroachment |
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