JPH01125845A - 半導体装置の素子分離方法 - Google Patents
半導体装置の素子分離方法Info
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- JPH01125845A JPH01125845A JP28347487A JP28347487A JPH01125845A JP H01125845 A JPH01125845 A JP H01125845A JP 28347487 A JP28347487 A JP 28347487A JP 28347487 A JP28347487 A JP 28347487A JP H01125845 A JPH01125845 A JP H01125845A
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- Japan
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- substrate
- films
- oxide film
- semiconductor device
- element isolation
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- Pending
Links
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Landscapes
- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置の製造方法において、選択酸化を利
用した素子間分離に関する。
用した素子間分離に関する。
〈従来技術〉
半導体装置における素子間分離方法には、一般に酸化膜
分離法が広く用いられている。前記選択酸化膜分離法は
素子分離領域の半導体基板を選択的に酸化してなるもの
で、第2図(a)〜(c)にその製造工程の断面図を示
す。第2図(a)に於いて、半導体基板1の素子領域上
にシリコン酸化膜2を介してシリコン窒化膜3が酸化阻
止膜として設けられ、半導体基板1の素子分離領域には
フィールド反転電圧を適正化するため、半導体基板1と
同導電型の不純物イオン7が注入されている。該イオン
注入後、選択酸化を行うことにより、第2図(b)の如
く、素子分離領域をなす選択酸化膜8が単載41日形成
された半導体基板lの素子領域に第2図(c)のように
ポリシリコン等からなるゲート電極10を形成し、該ゲ
ート電極10と上記選択酸化膜8とをマスクとしてセル
ファライン技術により半導体基板1と逆導電型の不純物
イオンを注入してソース及びドレイン拡散領域11を形
成すると、半導体装置が形成される。
分離法が広く用いられている。前記選択酸化膜分離法は
素子分離領域の半導体基板を選択的に酸化してなるもの
で、第2図(a)〜(c)にその製造工程の断面図を示
す。第2図(a)に於いて、半導体基板1の素子領域上
にシリコン酸化膜2を介してシリコン窒化膜3が酸化阻
止膜として設けられ、半導体基板1の素子分離領域には
フィールド反転電圧を適正化するため、半導体基板1と
同導電型の不純物イオン7が注入されている。該イオン
注入後、選択酸化を行うことにより、第2図(b)の如
く、素子分離領域をなす選択酸化膜8が単載41日形成
された半導体基板lの素子領域に第2図(c)のように
ポリシリコン等からなるゲート電極10を形成し、該ゲ
ート電極10と上記選択酸化膜8とをマスクとしてセル
ファライン技術により半導体基板1と逆導電型の不純物
イオンを注入してソース及びドレイン拡散領域11を形
成すると、半導体装置が形成される。
〈発明が解決しようとする問題点〉
上記従来の方法では、素子分離領域のチャネルストッパ
をなす不純物拡散層9と素子領域のソース・ドレインを
なす拡散層11とが接しており、拡散層9と拡散層I+
とは異なる導電型の不純物にて形成される。そのため素
子分離領域不純物拡散層9の不純物拡散濃度を高くして
フィールド反転電圧を上昇させる場合、素子領域の拡散
層11とのPN接合耐圧が低くなる。一方、高いPN接
合耐圧を得るには素子分離領域の不純物拡散層9を無く
せば良いが、これでは高いフィールド反転電圧を得るこ
とができない。
をなす不純物拡散層9と素子領域のソース・ドレインを
なす拡散層11とが接しており、拡散層9と拡散層I+
とは異なる導電型の不純物にて形成される。そのため素
子分離領域不純物拡散層9の不純物拡散濃度を高くして
フィールド反転電圧を上昇させる場合、素子領域の拡散
層11とのPN接合耐圧が低くなる。一方、高いPN接
合耐圧を得るには素子分離領域の不純物拡散層9を無く
せば良いが、これでは高いフィールド反転電圧を得るこ
とができない。
本発明は選択酸化法により素子間分離を行う際、上記問
題点を鑑みて素子領域の拡散層と素子分離領域の拡散層
との接合を回避することを目的とするものである。
題点を鑑みて素子領域の拡散層と素子分離領域の拡散層
との接合を回避することを目的とするものである。
く問題点を解決するための手段〉
本発明は上述する問題点を解決するためになされたもの
で、以下の如き半導体装置の素子分離方法を提供するも
のである。
で、以下の如き半導体装置の素子分離方法を提供するも
のである。
半導体基板上に酸化阻止膜を形成し、素子領域上に上記
酸化阻止膜のパターンを形成する。パターニングされた
上記酸化阻止膜の側面にサイドウオールを形成し、更に
これらをマスクとして半導体基板表面をエツチングして
凹部を形成する。上記半導体基板表面の凹部に半導体基
板と同導電型のイオン注入を行っtコ後、半導体基板表
面を酸化して、素子分離領域を形成する。
酸化阻止膜のパターンを形成する。パターニングされた
上記酸化阻止膜の側面にサイドウオールを形成し、更に
これらをマスクとして半導体基板表面をエツチングして
凹部を形成する。上記半導体基板表面の凹部に半導体基
板と同導電型のイオン注入を行っtコ後、半導体基板表
面を酸化して、素子分離領域を形成する。
また、酸化阻止膜側面のサイドウオールとしてシリコン
酸化膜を用いる。
酸化膜を用いる。
〈発明の作用〉
上述の如く、酸化阻止膜及び側面に形成された。
サイドウオールとをマスクとして半導体基板表面をエツ
チングした後、不純物イオンの注入を行い、素子分離酸
化膜を形成することにより、素子分離領域の拡散層と素
子領域に形成される拡散層との接合がなくなり、フィー
ルド反転電圧を大きくした場合でも接合耐圧が低くなる
ことはなくなる。
チングした後、不純物イオンの注入を行い、素子分離酸
化膜を形成することにより、素子分離領域の拡散層と素
子領域に形成される拡散層との接合がなくなり、フィー
ルド反転電圧を大きくした場合でも接合耐圧が低くなる
ことはなくなる。
〈実施例〉
第1図(a)〜((1)に本発明の一実施例の工程断面
図を示す。
図を示す。
第1図(a)の如く、P型シリコン単結晶基板!上に熱
酸化法による第1のシリコン酸化膜12及びCVD法に
よるシリコン窒化膜13が形成される。
酸化法による第1のシリコン酸化膜12及びCVD法に
よるシリコン窒化膜13が形成される。
次いで素子領域に相当する領域にホトレジストパターン
(図示せず)を形成し、該ホトレジストパターンをマス
クとして前記シリコン酸化膜12及びシリコン窒化膜1
3を異方性エツチングしてシリコン酸化膜12a及びシ
リコン窒化膜IZaのパターンが形成される。前記ホト
レジストパターンを除去後、シリコン窒化膜+3a上及
び露出シリコン基板l上に第2のシリコン酸化膜4が形
成される。
(図示せず)を形成し、該ホトレジストパターンをマス
クとして前記シリコン酸化膜12及びシリコン窒化膜1
3を異方性エツチングしてシリコン酸化膜12a及びシ
リコン窒化膜IZaのパターンが形成される。前記ホト
レジストパターンを除去後、シリコン窒化膜+3a上及
び露出シリコン基板l上に第2のシリコン酸化膜4が形
成される。
次に前記第2のシリコン酸化膜4全面に異方性エツチン
グすると、第1図(b)に示すようにシリコン窒化膜+
3aの側面にサイドウオール5が形成され、続いてシリ
コン窒化膜13a及びサイドウオール5をマスクとして
露出シリコン基板1をエツチングして該シリコン基板I
に凹部6を形成する0 次いでシリコン窒化膜13a及びサイドウオール5をマ
スクとしてP型シリコン基板1の前記凹部6にP型不純
物であるボロンイオン7を注入する。該イオン注入後、
シリコン基板1表面を熱酸化することにより、第1図(
c)の如く、素子分離領域をなす選択酸化膜14及びチ
ャネルストッパをなすボロン拡散層15が形成される。
グすると、第1図(b)に示すようにシリコン窒化膜+
3aの側面にサイドウオール5が形成され、続いてシリ
コン窒化膜13a及びサイドウオール5をマスクとして
露出シリコン基板1をエツチングして該シリコン基板I
に凹部6を形成する0 次いでシリコン窒化膜13a及びサイドウオール5をマ
スクとしてP型シリコン基板1の前記凹部6にP型不純
物であるボロンイオン7を注入する。該イオン注入後、
シリコン基板1表面を熱酸化することにより、第1図(
c)の如く、素子分離領域をなす選択酸化膜14及びチ
ャネルストッパをなすボロン拡散層15が形成される。
次に前記シリコン窒化膜+3a及びシリコン酸化膜12
aを除去した後、従来の製造方法に基づいて第1図(d
)の如くゲート電極10.及びN型不純物からなるソー
ス・ドレイン拡散領域11を形成して半導体装置が構成
される。この時、ボロン拡散層15は従来に比べ素子領
域から離れた所に形成されているため、素子領域に形成
されるソース・ドレイン領域11等の拡散層と接するこ
とはほとんどない。
aを除去した後、従来の製造方法に基づいて第1図(d
)の如くゲート電極10.及びN型不純物からなるソー
ス・ドレイン拡散領域11を形成して半導体装置が構成
される。この時、ボロン拡散層15は従来に比べ素子領
域から離れた所に形成されているため、素子領域に形成
されるソース・ドレイン領域11等の拡散層と接するこ
とはほとんどない。
〈発明の効果〉
本発明によれば、フィールド反転電圧が高くかつPN接
合耐圧の高い半導体装置を形成することができ、高電源
電圧を必要とする半導体装置への適用も可能である。
合耐圧の高い半導体装置を形成することができ、高電源
電圧を必要とする半導体装置への適用も可能である。
第1図(a)〜(d)は本発明の一実施例の工程を示す
断面図、第2図(a)〜(c)は従来の工程を示す断面
図である。 I・・・P型シリコン基板、4・・・第2のシリコン酸
化膜、5・・・サイドウオール、6・・・凹部、7・・
・ボロンイオン、10・・・ゲート電極、11・・・ソ
ース・ドレイン拡散領域、+2a・・・シリコン酸化膜
%13a・・・シリコン窒化膜、14・・・選択酸化膜
、15・・・ボロン拡散層。 代理人 弁理士 杉 山 毅 至(他1名)第 l 図 ! 第2 図
断面図、第2図(a)〜(c)は従来の工程を示す断面
図である。 I・・・P型シリコン基板、4・・・第2のシリコン酸
化膜、5・・・サイドウオール、6・・・凹部、7・・
・ボロンイオン、10・・・ゲート電極、11・・・ソ
ース・ドレイン拡散領域、+2a・・・シリコン酸化膜
%13a・・・シリコン窒化膜、14・・・選択酸化膜
、15・・・ボロン拡散層。 代理人 弁理士 杉 山 毅 至(他1名)第 l 図 ! 第2 図
Claims (1)
- 【特許請求の範囲】 1、酸化阻止膜を用いて、半導体基板上に選択的に酸化
膜を形成する方法において、 所望形状にパターニングされた上記酸化阻止膜の側面に
サイドウォールを形成する工程と、上記酸化阻止膜及び
上記サイドウォールとで覆われていない半導体基板表面
をエッチングして凹部を設ける工程と、 上記凹部の底面に半導体基板と同一導電型の不純物イオ
ンを注入した後、半導体基板表面を酸化する工程とを有
してなることを特徴とする半導体装置の素子分離方法。 2、上記サイドウォールにはシリコン酸化膜を用いてな
ることを特徴とする特許請求の範囲第1項記載の半導体
装置の素子分離方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28347487A JPH01125845A (ja) | 1987-11-10 | 1987-11-10 | 半導体装置の素子分離方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28347487A JPH01125845A (ja) | 1987-11-10 | 1987-11-10 | 半導体装置の素子分離方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01125845A true JPH01125845A (ja) | 1989-05-18 |
Family
ID=17666015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28347487A Pending JPH01125845A (ja) | 1987-11-10 | 1987-11-10 | 半導体装置の素子分離方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01125845A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5298451A (en) * | 1991-04-30 | 1994-03-29 | Texas Instruments Incorporated | Recessed and sidewall-sealed poly-buffered LOCOS isolation methods |
JPH0817813A (ja) * | 1994-06-24 | 1996-01-19 | Nec Corp | 半導体装置の製造方法 |
JPH09134916A (ja) * | 1995-11-10 | 1997-05-20 | Nec Corp | 素子分離絶縁膜形成方法 |
-
1987
- 1987-11-10 JP JP28347487A patent/JPH01125845A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5298451A (en) * | 1991-04-30 | 1994-03-29 | Texas Instruments Incorporated | Recessed and sidewall-sealed poly-buffered LOCOS isolation methods |
JPH0817813A (ja) * | 1994-06-24 | 1996-01-19 | Nec Corp | 半導体装置の製造方法 |
JPH09134916A (ja) * | 1995-11-10 | 1997-05-20 | Nec Corp | 素子分離絶縁膜形成方法 |
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