JPH10135323A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH10135323A JPH10135323A JP28969196A JP28969196A JPH10135323A JP H10135323 A JPH10135323 A JP H10135323A JP 28969196 A JP28969196 A JP 28969196A JP 28969196 A JP28969196 A JP 28969196A JP H10135323 A JPH10135323 A JP H10135323A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- semiconductor layer
- silicon
- silicon oxide
- doped region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 素子分離領域の形成時間を短縮することので
きる半導体装置及びその製造方法を提供する。 【解決手段】 ＳＯＩ基板の半導体層３上にシリコン酸
化膜４を形成し、シリコン酸化膜４上に窒化シリコン膜
５を形成し、所定形状にパターニングされたフォトレジ
スト６をマスクとしてエッチングを行うことにより、窒
化シリコン膜５に開口部５ａを形成する。次に、開口部
５ａからイオン注入により酸素イオンを導入して、シリ
コン酸化膜２と半導体層３との界面に酸素イオンドープ
領域７を形成し、フォトレジスト６を除去する。そし
て、開口部５ａが形成された窒化シリコン膜５をマスク
として、ＬＯＣＯＳ酸化を行うことにより、ＬＯＣＯＳ
酸化膜８と、酸素イオンドープ領域７が変化して成るシ
リコン酸化膜９とを形成する。このＬＯＣＯＳ酸化膜８
及びシリコン酸化膜９により、素子分離領域を構成す
る。
きる半導体装置及びその製造方法を提供する。 【解決手段】 ＳＯＩ基板の半導体層３上にシリコン酸
化膜４を形成し、シリコン酸化膜４上に窒化シリコン膜
５を形成し、所定形状にパターニングされたフォトレジ
スト６をマスクとしてエッチングを行うことにより、窒
化シリコン膜５に開口部５ａを形成する。次に、開口部
５ａからイオン注入により酸素イオンを導入して、シリ
コン酸化膜２と半導体層３との界面に酸素イオンドープ
領域７を形成し、フォトレジスト６を除去する。そし
て、開口部５ａが形成された窒化シリコン膜５をマスク
として、ＬＯＣＯＳ酸化を行うことにより、ＬＯＣＯＳ
酸化膜８と、酸素イオンドープ領域７が変化して成るシ
リコン酸化膜９とを形成する。このＬＯＣＯＳ酸化膜８
及びシリコン酸化膜９により、素子分離領域を構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものである。
の製造方法に関するものである。
【０００２】
【従来の技術】図７は、従来例に係るＳＯＩ基板の素子
間分離領域の形成工程を示す略断面図である。先ず、支
持体シリコン基板１上に絶縁層としてのシリコン酸化膜
２を介して単結晶シリコンから成る半導体層３が形成さ
れて成るＳＯＩ（Silicon onInsulator）基板における
半導体層３上に、パイロジェニック（Pyrogenic）酸化
を行うことによりシリコン酸化膜４を形成する（図７
（ａ））。
間分離領域の形成工程を示す略断面図である。先ず、支
持体シリコン基板１上に絶縁層としてのシリコン酸化膜
２を介して単結晶シリコンから成る半導体層３が形成さ
れて成るＳＯＩ（Silicon onInsulator）基板における
半導体層３上に、パイロジェニック（Pyrogenic）酸化
を行うことによりシリコン酸化膜４を形成する（図７
（ａ））。
【０００３】次に、シリコン酸化膜４上に、減圧ＣＶＤ
法等により耐酸化性被膜としての窒化シリコン膜５を形
成し、窒化シリコン膜５上にフォトレジスト６を塗布
し、露光，現像を行うことによりフォトレジスト６を所
定形状にパターニングし、パターニングされたフォトレ
ジスト６をマスクとして窒化シリコン膜５をＲＩＥ（Re
active Ion Etching）によりエッチングすることによ
り、開口部５ａを形成する（図７（ｂ））。
法等により耐酸化性被膜としての窒化シリコン膜５を形
成し、窒化シリコン膜５上にフォトレジスト６を塗布
し、露光，現像を行うことによりフォトレジスト６を所
定形状にパターニングし、パターニングされたフォトレ
ジスト６をマスクとして窒化シリコン膜５をＲＩＥ（Re
active Ion Etching）によりエッチングすることによ
り、開口部５ａを形成する（図７（ｂ））。
【０００４】続いて、プラズマアッシング等によりフォ
トレジスト６を除去し（図７（ｃ））、開口部５ａが形
成された窒化シリコン膜５をマスクとしてＬＯＣＯＳ
（Local Oxidation of Silicon）酸化を行うことに
より、シリコン酸化膜２に到達するＬＯＣＯＳ酸化膜８
を形成する（図７（ｄ））。
トレジスト６を除去し（図７（ｃ））、開口部５ａが形
成された窒化シリコン膜５をマスクとしてＬＯＣＯＳ
（Local Oxidation of Silicon）酸化を行うことに
より、シリコン酸化膜２に到達するＬＯＣＯＳ酸化膜８
を形成する（図７（ｄ））。
【０００５】最後に、エッチングにより窒化シリコン膜
５を除去することによりＬＯＣＯＳ酸化膜８から成る素
子分離領域を形成し、半導体装置を製造する。
５を除去することによりＬＯＣＯＳ酸化膜８から成る素
子分離領域を形成し、半導体装置を製造する。
【０００６】
【発明が解決しようとする課題】ところが、上述の場
合、半導体層３の表面からシリコン酸化膜２に達するま
でＬＯＣＯＳ酸化を行わなければならず、素子分離領域
の形成に非常に時間がかかるという問題があった。
合、半導体層３の表面からシリコン酸化膜２に達するま
でＬＯＣＯＳ酸化を行わなければならず、素子分離領域
の形成に非常に時間がかかるという問題があった。
【０００７】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、素子分離領域の形成
時間を短縮することのできる半導体装置及びその製造方
法を提供することにある。
であり、その目的とするところは、素子分離領域の形成
時間を短縮することのできる半導体装置及びその製造方
法を提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
支持体シリコン基板と該支持体シリコン基板上に絶縁層
を介して形成された半導体層とから成るＳＯＩ基板と、
ＬＯＣＯＳ酸化を行うことにより形成されたＬＯＣＯＳ
酸化膜と、前記ＬＯＣＯＳ酸化膜の下部に接し、かつ、
前記絶縁層に到達するようにように、前記半導体層中に
酸素イオンをイオン注入することにより形成された酸素
イオンドープ領域がＬＯＣＯＳ酸化により変化して形成
された酸化膜とを有し、前記ＬＯＣＯＳ酸化膜と前記酸
化膜とにより素子分離領域を形成するようにしたことを
特徴とするものである。
支持体シリコン基板と該支持体シリコン基板上に絶縁層
を介して形成された半導体層とから成るＳＯＩ基板と、
ＬＯＣＯＳ酸化を行うことにより形成されたＬＯＣＯＳ
酸化膜と、前記ＬＯＣＯＳ酸化膜の下部に接し、かつ、
前記絶縁層に到達するようにように、前記半導体層中に
酸素イオンをイオン注入することにより形成された酸素
イオンドープ領域がＬＯＣＯＳ酸化により変化して形成
された酸化膜とを有し、前記ＬＯＣＯＳ酸化膜と前記酸
化膜とにより素子分離領域を形成するようにしたことを
特徴とするものである。
【０００９】請求項２記載の発明は、支持体シリコン基
板と該支持体シリコン基板上に絶縁層を介して形成され
た半導体層とから成るＳＯＩ基板上にシリコン酸化膜を
形成し、該シリコン酸化膜上に所定形状にパターニング
された耐酸化性被膜を形成し、該耐酸化性被膜をマスク
として酸素イオンをイオン注入することにより、前記半
導体層中に酸素イオンドープ領域を形成するようにした
ものである。
板と該支持体シリコン基板上に絶縁層を介して形成され
た半導体層とから成るＳＯＩ基板上にシリコン酸化膜を
形成し、該シリコン酸化膜上に所定形状にパターニング
された耐酸化性被膜を形成し、該耐酸化性被膜をマスク
として酸素イオンをイオン注入することにより、前記半
導体層中に酸素イオンドープ領域を形成するようにした
ものである。
【００１０】請求項３記載の発明は、請求項２記載の半
導体装置の製造方法において、所定形状にパターニング
されたフォトレジストをマスクとして、前記シリコン酸
化膜及び前記半導体層のエッチングを行うことにより、
前記半導体層に前記酸素イオンドープ領域に到達する溝
部を形成したことを特徴とするものである。
導体装置の製造方法において、所定形状にパターニング
されたフォトレジストをマスクとして、前記シリコン酸
化膜及び前記半導体層のエッチングを行うことにより、
前記半導体層に前記酸素イオンドープ領域に到達する溝
部を形成したことを特徴とするものである。
【００１１】請求項４記載の発明は、請求項２または請
求項３記載の半導体装置の製造方法において、前記イオ
ン注入の注入エネルギーを変えることにより、前記半導
体層中に複数の酸素イオンドープ領域を形成するように
したことを特徴とするものである。
求項３記載の半導体装置の製造方法において、前記イオ
ン注入の注入エネルギーを変えることにより、前記半導
体層中に複数の酸素イオンドープ領域を形成するように
したことを特徴とするものである。
【００１２】請求項５記載の発明は、支持体シリコン基
板と該支持体シリコン基板上に絶縁層を介して形成され
た半導体層とから成るＳＯＩ基板上にシリコン酸化膜を
形成し、所定形状にパターニングされたフォトレジスト
をマスクとして前記シリコン酸化膜及び前記半導体層を
エッチングすることにより、前記絶縁層に到達しない溝
部を形成し、前記フォトレジストをマスクとして酸素イ
オンをイオン注入することにより、前記半導体層中に酸
素イオンドープ領域を形成するようにしたことを特徴と
するものである。
板と該支持体シリコン基板上に絶縁層を介して形成され
た半導体層とから成るＳＯＩ基板上にシリコン酸化膜を
形成し、所定形状にパターニングされたフォトレジスト
をマスクとして前記シリコン酸化膜及び前記半導体層を
エッチングすることにより、前記絶縁層に到達しない溝
部を形成し、前記フォトレジストをマスクとして酸素イ
オンをイオン注入することにより、前記半導体層中に酸
素イオンドープ領域を形成するようにしたことを特徴と
するものである。
【００１３】
【発明の実施の形態】以下、本発明の実施形態について
図面に基づき説明する。
図面に基づき説明する。
【００１４】＝実施形態１＝ 図１は、本発明の一実施形態に係るＳＯＩ基板の素子間
分離領域の形成工程を示す略断面図である。先ず、支持
体シリコン基板１上に絶縁層としてのシリコン酸化膜２
を介して単結晶シリコンから成る半導体層３が形成され
て成るＳＯＩ（Silicon on Insulator）基板における
半導体層３上に、パイロジェニック（Pyrogenic）酸化
を行うことによりシリコン酸化膜４を形成する（図１
（ａ））。
分離領域の形成工程を示す略断面図である。先ず、支持
体シリコン基板１上に絶縁層としてのシリコン酸化膜２
を介して単結晶シリコンから成る半導体層３が形成され
て成るＳＯＩ（Silicon on Insulator）基板における
半導体層３上に、パイロジェニック（Pyrogenic）酸化
を行うことによりシリコン酸化膜４を形成する（図１
（ａ））。
【００１５】次に、シリコン酸化膜４上に、減圧ＣＶＤ
法等により耐酸化性被膜としての窒化シリコン膜５を形
成し、窒化シリコン膜５上にフォトレジスト６を塗布
し、露光，現像を行うことによりフォトレジスト６を所
定形状にパターニングし、パターニングされたフォトレ
ジスト６をマスクとして窒化シリコン膜５をＲＩＥ（Re
active Ion Etching）によりエッチングすることによ
り、開口部５ａを形成する（図１（ｂ））。
法等により耐酸化性被膜としての窒化シリコン膜５を形
成し、窒化シリコン膜５上にフォトレジスト６を塗布
し、露光，現像を行うことによりフォトレジスト６を所
定形状にパターニングし、パターニングされたフォトレ
ジスト６をマスクとして窒化シリコン膜５をＲＩＥ（Re
active Ion Etching）によりエッチングすることによ
り、開口部５ａを形成する（図１（ｂ））。
【００１６】続いて、窒化シリコン膜５に形成された開
口部５ａからイオン注入により酸素イオンを導入して、
シリコン酸化膜２と半導体層３との界面に酸素イオンド
ープ領域７を形成し（図１（ｃ））、プラズマアッシン
グ等によりフォトレジスト６を除去する（図１
（ｄ））。
口部５ａからイオン注入により酸素イオンを導入して、
シリコン酸化膜２と半導体層３との界面に酸素イオンド
ープ領域７を形成し（図１（ｃ））、プラズマアッシン
グ等によりフォトレジスト６を除去する（図１
（ｄ））。
【００１７】次に、開口部５ａが形成された窒化シリコ
ン膜５をマスクとして、ＬＯＣＯＳ（Local Oxidation
of Silicon）酸化を行うことにより、ＬＯＣＯＳ酸
化膜８を形成する。
ン膜５をマスクとして、ＬＯＣＯＳ（Local Oxidation
of Silicon）酸化を行うことにより、ＬＯＣＯＳ酸
化膜８を形成する。
【００１８】このとき、高温で酸化を行うため、酸素イ
オンドープ領域７がシリコン酸化膜９に変化して成長
し、本実施形態においては、ＬＯＣＯＳ酸化膜８がシリ
コン酸化膜９に到達するまでＬＯＣＯＳ酸化を行う（図
１（ｅ））。
オンドープ領域７がシリコン酸化膜９に変化して成長
し、本実施形態においては、ＬＯＣＯＳ酸化膜８がシリ
コン酸化膜９に到達するまでＬＯＣＯＳ酸化を行う（図
１（ｅ））。
【００１９】最後に、窒化シリコン膜５をエッチングに
より除去することにより、ＬＯＣＯＳ酸化膜８とシリコ
ン酸化膜９とから成る素子分離領域を形成する（図１
（ｆ））。
より除去することにより、ＬＯＣＯＳ酸化膜８とシリコ
ン酸化膜９とから成る素子分離領域を形成する（図１
（ｆ））。
【００２０】従って、本実施形態においては、ＬＯＣＯ
Ｓ酸化の際に、シリコン酸化膜４と半導体層３との界面
のシリコンが酸化され、半導体層３の表面から酸化が進
んでＬＯＣＯＳ酸化膜８が形成され、同時に、酸素イオ
ンドープ領域７中の酸素が半導体層３のシリコンの格子
位置に入るため、酸素イオンドープ領域７がシリコン酸
化膜９に変化する。また、高温で酸化をしているため、
酸素の一部がシリコン酸化膜４及び半導体層３中を拡散
して酸素イオンドープ領域７に達し、酸素イオンドープ
領域７に到達した酸素は、半導体層３のシリコンを酸化
する。このように、半導体層３の表面からの酸化と、半
導体層３の内部からの酸化により素子間分離領域の形成
時間を短縮することができる。
Ｓ酸化の際に、シリコン酸化膜４と半導体層３との界面
のシリコンが酸化され、半導体層３の表面から酸化が進
んでＬＯＣＯＳ酸化膜８が形成され、同時に、酸素イオ
ンドープ領域７中の酸素が半導体層３のシリコンの格子
位置に入るため、酸素イオンドープ領域７がシリコン酸
化膜９に変化する。また、高温で酸化をしているため、
酸素の一部がシリコン酸化膜４及び半導体層３中を拡散
して酸素イオンドープ領域７に達し、酸素イオンドープ
領域７に到達した酸素は、半導体層３のシリコンを酸化
する。このように、半導体層３の表面からの酸化と、半
導体層３の内部からの酸化により素子間分離領域の形成
時間を短縮することができる。
【００２１】なお、本実施形態においては、酸素イオン
ドープ領域７を、シリコン酸化膜２と半導体層３との界
面に形成するようにしたが、これに限定される必要はな
く、例えば、イオン注入の注入エネルギーを変えること
により、図２（ａ）に示すように、酸素イオンドープ領
域７を半導体層３の表面に形成したり、図２（ｂ）に示
すように、酸素イオンドープ領域７を半導体層３の内部
に形成しても良い。
ドープ領域７を、シリコン酸化膜２と半導体層３との界
面に形成するようにしたが、これに限定される必要はな
く、例えば、イオン注入の注入エネルギーを変えること
により、図２（ａ）に示すように、酸素イオンドープ領
域７を半導体層３の表面に形成したり、図２（ｂ）に示
すように、酸素イオンドープ領域７を半導体層３の内部
に形成しても良い。
【００２２】＝実施形態２＝ 図３は、本発明の他の実施形態に係るＳＯＩ基板の半導
体層３への酸素イオンドープ領域７の形成工程を示す略
断面図である。本実施形態に係る図３（ａ）までの工程
は、実施形態１における図１（ｄ）までの工程と同様で
あるので、ここでは説明を省略し、図３（ｂ）からの工
程について説明する。ＳＯＩ基板における窒化シリコン
膜５が形成された面側に、フォトレジスト１０を形成
し、露光，現像を行うことにより、フォトレジスト１０
に開口部１０ａを形成する。
体層３への酸素イオンドープ領域７の形成工程を示す略
断面図である。本実施形態に係る図３（ａ）までの工程
は、実施形態１における図１（ｄ）までの工程と同様で
あるので、ここでは説明を省略し、図３（ｂ）からの工
程について説明する。ＳＯＩ基板における窒化シリコン
膜５が形成された面側に、フォトレジスト１０を形成
し、露光，現像を行うことにより、フォトレジスト１０
に開口部１０ａを形成する。
【００２３】次に、フォトレジスト１０の開口部１０ａ
から注入エネルギーを変えて酸素イオンをイオン注入す
ることにより、半導体層３の内部に酸素イオンドープ領
域７を形成し（図３（ｂ））、プラズマアッシング等に
よりフォトレジスト１０を除去する（図３（ｃ））。
から注入エネルギーを変えて酸素イオンをイオン注入す
ることにより、半導体層３の内部に酸素イオンドープ領
域７を形成し（図３（ｂ））、プラズマアッシング等に
よりフォトレジスト１０を除去する（図３（ｃ））。
【００２４】そして、図１（ｅ），（ｆ）の工程を行う
ことにより、半導体層３に素子分離領域を形成する。
ことにより、半導体層３に素子分離領域を形成する。
【００２５】従って、本実施形態においては、２層の酸
素イオンドープ領域７を形成したので、実施形態１より
もさらに素子分離領域の形成時間を短縮することができ
る。
素イオンドープ領域７を形成したので、実施形態１より
もさらに素子分離領域の形成時間を短縮することができ
る。
【００２６】なお、本実施形態においては、２層の酸素
イオンドープ領域７を形成するようにしたが、これに限
定される必要はなく、３層以上の酸素イオンドープ領域
７を形成するようにしても良い。
イオンドープ領域７を形成するようにしたが、これに限
定される必要はなく、３層以上の酸素イオンドープ領域
７を形成するようにしても良い。
【００２７】＝実施形態３＝ 図４は、本発明の他の実施形態に係るＳＯＩ基板の半導
体層３への酸素イオンドープ領域７の形成工程を示す略
断面図である。本実施形態に係る図４（ａ）までの工程
は、実施形態２における図３（ａ）までの工程と同様で
あるので、ここでは説明を省略し、図４（ｂ）からの工
程について説明する。なお、本実施形態における酸素イ
オンドープ領域７は、イオン注入の注入エネルギーを調
整することにより半導体層３の内部に形成されている。
ＳＯＩ基板における窒化シリコン膜５が形成された面側
にフォトレジスト１１を塗布し、露光，現像を行うこと
により開口部１１ａを形成する。
体層３への酸素イオンドープ領域７の形成工程を示す略
断面図である。本実施形態に係る図４（ａ）までの工程
は、実施形態２における図３（ａ）までの工程と同様で
あるので、ここでは説明を省略し、図４（ｂ）からの工
程について説明する。なお、本実施形態における酸素イ
オンドープ領域７は、イオン注入の注入エネルギーを調
整することにより半導体層３の内部に形成されている。
ＳＯＩ基板における窒化シリコン膜５が形成された面側
にフォトレジスト１１を塗布し、露光，現像を行うこと
により開口部１１ａを形成する。
【００２８】次に、開口部１１ａが形成されたフォトレ
ジスト１１をマスクとして、シリコン酸化膜４をエッチ
ングにより除去し（図４（ｂ））、開口部１１ａが形成
されたフォトレジスト１１をマスクとして、半導体層３
のエッチングを行うことにより溝部としてのＶ字溝１２
を形成し（図４（ｃ））、プラズマアッシング等により
フォトレジスト１１を除去する（図４（ｄ））。なお、
シリコン酸化膜４のエッチャントの一例としては、ＨＦ
水溶液があり、半導体層３へのＶ字溝１２の形成方法の
一例としては、ＫＯＨ水溶液等のアルカリ系のエッチャ
ントを用いてエッチングを行うことにより形成する方法
がある。
ジスト１１をマスクとして、シリコン酸化膜４をエッチ
ングにより除去し（図４（ｂ））、開口部１１ａが形成
されたフォトレジスト１１をマスクとして、半導体層３
のエッチングを行うことにより溝部としてのＶ字溝１２
を形成し（図４（ｃ））、プラズマアッシング等により
フォトレジスト１１を除去する（図４（ｄ））。なお、
シリコン酸化膜４のエッチャントの一例としては、ＨＦ
水溶液があり、半導体層３へのＶ字溝１２の形成方法の
一例としては、ＫＯＨ水溶液等のアルカリ系のエッチャ
ントを用いてエッチングを行うことにより形成する方法
がある。
【００２９】そして、図１（ｅ），（ｆ）の工程を行う
ことにより、半導体層３に素子分離領域を形成する。
ことにより、半導体層３に素子分離領域を形成する。
【００３０】従って、本実施形態においては、ＬＯＣＯ
Ｓ酸化の際に、シリコン酸化膜４と半導体層３との界面
のシリコンが酸化され、半導体層３の表面から酸化が進
んでＬＯＣＯＳ酸化膜８が形成され、同時に、酸素イオ
ンドープ領域７中の酸素が半導体層３のシリコンの格子
位置に入るため、酸素イオンドープ領域７がシリコン酸
化膜９に変化する。また、高温で酸化をしているため、
酸素の一部がシリコン酸化膜４及び半導体層３中を拡散
して酸素イオンドープ領域７に達し、酸素イオンドープ
領域７に到達した酸素は、半導体層３のシリコンを酸化
する。このように、半導体層３の表面からの酸化と、半
導体層３の内部からの酸化により素子間分離領域の形成
時間を短縮することができる。
Ｓ酸化の際に、シリコン酸化膜４と半導体層３との界面
のシリコンが酸化され、半導体層３の表面から酸化が進
んでＬＯＣＯＳ酸化膜８が形成され、同時に、酸素イオ
ンドープ領域７中の酸素が半導体層３のシリコンの格子
位置に入るため、酸素イオンドープ領域７がシリコン酸
化膜９に変化する。また、高温で酸化をしているため、
酸素の一部がシリコン酸化膜４及び半導体層３中を拡散
して酸素イオンドープ領域７に達し、酸素イオンドープ
領域７に到達した酸素は、半導体層３のシリコンを酸化
する。このように、半導体層３の表面からの酸化と、半
導体層３の内部からの酸化により素子間分離領域の形成
時間を短縮することができる。
【００３１】＝実施形態４＝ 図５は、本発明の他の実施形態に係るＳＯＩ基板の半導
体層３への酸素イオンドープ領域７の形成工程を示す略
断面図である。本実施形態に係る図５（ｃ）までの工程
は、実施形態３における図４（ｃ）までの工程と同様で
あるので、ここでは説明を省略し、図５（ｄ）からの工
程について説明する。プラズマアッシング等によりフォ
トレジスト１１を除去し、ＳＯＩ基板における窒化シリ
コン膜５が形成された面側にフォトレジスト１３を形成
し、露光，現像を行うことにより開口部１３ａを形成す
る。
体層３への酸素イオンドープ領域７の形成工程を示す略
断面図である。本実施形態に係る図５（ｃ）までの工程
は、実施形態３における図４（ｃ）までの工程と同様で
あるので、ここでは説明を省略し、図５（ｄ）からの工
程について説明する。プラズマアッシング等によりフォ
トレジスト１１を除去し、ＳＯＩ基板における窒化シリ
コン膜５が形成された面側にフォトレジスト１３を形成
し、露光，現像を行うことにより開口部１３ａを形成す
る。
【００３２】次に、開口部１３ａが形成されたフォトレ
ジスト１３をマスクとして、注入エネルギーを変えて酸
素イオンをイオン注入することにより、半導体層３の内
部に酸素イオンドープ領域７を形成し（図５（ｄ））、
プラズマアッシング等によりフォトレジスト１３を除去
する（図５（ｅ））。
ジスト１３をマスクとして、注入エネルギーを変えて酸
素イオンをイオン注入することにより、半導体層３の内
部に酸素イオンドープ領域７を形成し（図５（ｄ））、
プラズマアッシング等によりフォトレジスト１３を除去
する（図５（ｅ））。
【００３３】そして、図１（ｅ），（ｆ）の工程を行う
ことにより、半導体層３に素子分離領域を形成する。
ことにより、半導体層３に素子分離領域を形成する。
【００３４】従って、本実施形態においては、２層の酸
素イオンドープ領域７を形成するようにしたので、実施
形態３よりもさらに短時間で素子分離領域を形成するこ
とができる。
素イオンドープ領域７を形成するようにしたので、実施
形態３よりもさらに短時間で素子分離領域を形成するこ
とができる。
【００３５】＝実施形態５＝ 図６は、本発明の他の実施形態に係るＳＯＩ基板の半導
体層３への酸素イオンドープ領域７の形成工程を示す略
断面図である。先ず、支持体シリコン基板１上にシリコ
ン酸化膜２を介して半導体層３が形成されて成るＳＯＩ
基板における半導体層３上に、パイロジェニック酸化を
行うことによりシリコン酸化膜４を形成する（図６
（ａ））。
体層３への酸素イオンドープ領域７の形成工程を示す略
断面図である。先ず、支持体シリコン基板１上にシリコ
ン酸化膜２を介して半導体層３が形成されて成るＳＯＩ
基板における半導体層３上に、パイロジェニック酸化を
行うことによりシリコン酸化膜４を形成する（図６
（ａ））。
【００３６】次に、シリコン酸化膜４上に、フォトレジ
スト１４を塗布し、露光，現像を行うことにより開口部
１４ａを形成し、開口部１４ａが形成されたフォトレジ
スト１４をマスクとして、ＨＦ水溶液等を用いてエッチ
ングを行うことによりシリコン酸化膜４を除去する（図
６（ｂ））。
スト１４を塗布し、露光，現像を行うことにより開口部
１４ａを形成し、開口部１４ａが形成されたフォトレジ
スト１４をマスクとして、ＨＦ水溶液等を用いてエッチ
ングを行うことによりシリコン酸化膜４を除去する（図
６（ｂ））。
【００３７】続いて、開口部１４ａが形成されたフォト
レジスト１４をマスクとして、ＲＩＥ等により半導体層
３のエッチングを行うことにより溝部としての凹部１５
を形成し、プラズマアッシング等によりフォトレジスト
１４を除去する（図６（ｃ））。
レジスト１４をマスクとして、ＲＩＥ等により半導体層
３のエッチングを行うことにより溝部としての凹部１５
を形成し、プラズマアッシング等によりフォトレジスト
１４を除去する（図６（ｃ））。
【００３８】次に、減圧ＣＶＤ法等により、ＳＯＩ基板
における凹部１５が形成された面側に窒化シリコン膜１
６を形成し、窒化シリコン膜１６上にフォトレジスト１
７を塗布し、露光，現像を行うことによりフォトレジス
ト１７を所定形状にパターニングし、パターニングされ
たフォトレジスト１７をマスクとして窒化シリコン膜１
６をＲＩＥによりエッチングすることにより、開口部１
６ａを形成する。
における凹部１５が形成された面側に窒化シリコン膜１
６を形成し、窒化シリコン膜１６上にフォトレジスト１
７を塗布し、露光，現像を行うことによりフォトレジス
ト１７を所定形状にパターニングし、パターニングされ
たフォトレジスト１７をマスクとして窒化シリコン膜１
６をＲＩＥによりエッチングすることにより、開口部１
６ａを形成する。
【００３９】次に、窒化シリコン膜１６に形成された開
口部１６ａからイオン注入により酸素イオンを導入する
ことにより酸素イオンドープ領域７を形成し（図６
（ｄ））、プラズマアッシング等によりフォトレジスト
１７を除去する（図６（ｅ））。
口部１６ａからイオン注入により酸素イオンを導入する
ことにより酸素イオンドープ領域７を形成し（図６
（ｄ））、プラズマアッシング等によりフォトレジスト
１７を除去する（図６（ｅ））。
【００４０】そして、図１（ｅ），（ｆ）の工程を行う
ことにより、半導体層３に素子分離領域を形成する。
ことにより、半導体層３に素子分離領域を形成する。
【００４１】従って、本実施形態においては、凹部１５
を形成することにより、実施形態１よりもさらに短時間
で素子分離領域を形成することができる。
を形成することにより、実施形態１よりもさらに短時間
で素子分離領域を形成することができる。
【００４２】
【発明の効果】請求項１記載の発明は、支持体シリコン
基板と支持体シリコン基板上に絶縁層を介して形成され
た半導体層とから成るＳＯＩ基板と、ＬＯＣＯＳ酸化を
行うことにより形成されたＬＯＣＯＳ酸化膜と、ＬＯＣ
ＯＳ酸化膜の下部に接し、かつ、絶縁層に到達するよう
にように、半導体層中に酸素イオンをイオン注入するこ
とにより形成された酸素イオンドープ領域がＬＯＣＯＳ
酸化により変化して形成された酸化膜とを有し、ＬＯＣ
ＯＳ酸化膜と酸化膜とにより素子分離領域を形成するよ
うにしたので、ＬＯＣＯＳ酸化膜だけで素子分離領域を
形成するよりも短時間で素子分離領域を形成することが
でき、素子分離領域の形成時間を短縮することのできる
半導体装置を提供することができた。
基板と支持体シリコン基板上に絶縁層を介して形成され
た半導体層とから成るＳＯＩ基板と、ＬＯＣＯＳ酸化を
行うことにより形成されたＬＯＣＯＳ酸化膜と、ＬＯＣ
ＯＳ酸化膜の下部に接し、かつ、絶縁層に到達するよう
にように、半導体層中に酸素イオンをイオン注入するこ
とにより形成された酸素イオンドープ領域がＬＯＣＯＳ
酸化により変化して形成された酸化膜とを有し、ＬＯＣ
ＯＳ酸化膜と酸化膜とにより素子分離領域を形成するよ
うにしたので、ＬＯＣＯＳ酸化膜だけで素子分離領域を
形成するよりも短時間で素子分離領域を形成することが
でき、素子分離領域の形成時間を短縮することのできる
半導体装置を提供することができた。
【００４３】請求項２記載の発明は、支持体シリコン基
板と支持体シリコン基板上に絶縁層を介して形成された
半導体層とから成るＳＯＩ基板上にシリコン酸化膜を形
成し、シリコン酸化膜上に所定形状にパターニングされ
た耐酸化性被膜を形成し、耐酸化性被膜をマスクとして
酸素イオンをイオン注入することにより、半導体層中に
酸素イオンドープ領域を形成するようにしたので、ＬＯ
ＣＯＳ酸化の際に、シリコン酸化膜と半導体層との界面
のシリコンが酸化され、半導体層の表面から酸化が進ん
でＬＯＣＯＳ酸化膜が形成され、同時に、酸素イオンド
ープ領域中の酸素が半導体層のシリコンの格子位置に入
って、酸素イオンドープ領域がシリコン酸化膜に変化
し、更に、高温で酸化をしているため、酸素の一部がシ
リコン酸化膜及び半導体層中を拡散して酸素イオンドー
プ領域に達し、酸素イオンドープ領域に到達した酸素
が、半導体層のシリコンを酸化して、半導体層の表面及
び内部から酸化が進み、素子分離領域の形成時間を短縮
することのできる半導体装置の製造方法を提供すること
ができた。
板と支持体シリコン基板上に絶縁層を介して形成された
半導体層とから成るＳＯＩ基板上にシリコン酸化膜を形
成し、シリコン酸化膜上に所定形状にパターニングされ
た耐酸化性被膜を形成し、耐酸化性被膜をマスクとして
酸素イオンをイオン注入することにより、半導体層中に
酸素イオンドープ領域を形成するようにしたので、ＬＯ
ＣＯＳ酸化の際に、シリコン酸化膜と半導体層との界面
のシリコンが酸化され、半導体層の表面から酸化が進ん
でＬＯＣＯＳ酸化膜が形成され、同時に、酸素イオンド
ープ領域中の酸素が半導体層のシリコンの格子位置に入
って、酸素イオンドープ領域がシリコン酸化膜に変化
し、更に、高温で酸化をしているため、酸素の一部がシ
リコン酸化膜及び半導体層中を拡散して酸素イオンドー
プ領域に達し、酸素イオンドープ領域に到達した酸素
が、半導体層のシリコンを酸化して、半導体層の表面及
び内部から酸化が進み、素子分離領域の形成時間を短縮
することのできる半導体装置の製造方法を提供すること
ができた。
【００４４】請求項３記載の発明は、請求項２記載の半
導体装置の製造方法において、所定形状にパターニング
されたフォトレジストをマスクとして、シリコン酸化膜
及び半導体層のエッチングを行うことにより、半導体層
に前記酸素イオンドープ領域に到達する溝部を形成した
ので、さらに素子分離領域の形成時間を短縮することが
できる。
導体装置の製造方法において、所定形状にパターニング
されたフォトレジストをマスクとして、シリコン酸化膜
及び半導体層のエッチングを行うことにより、半導体層
に前記酸素イオンドープ領域に到達する溝部を形成した
ので、さらに素子分離領域の形成時間を短縮することが
できる。
【００４５】請求項４記載の発明は、請求項１または請
求項２記載の半導体装置の製造方法において、イオン注
入の注入エネルギーを変えることにより、半導体層中に
複数の酸素イオンドープ領域を形成するようにしたの
で、さらに素子分離領域の形成時間を短縮することがで
きる。
求項２記載の半導体装置の製造方法において、イオン注
入の注入エネルギーを変えることにより、半導体層中に
複数の酸素イオンドープ領域を形成するようにしたの
で、さらに素子分離領域の形成時間を短縮することがで
きる。
【００４６】請求項５記載の発明は、支持体シリコン基
板と支持体シリコン基板上に絶縁層を介して形成された
半導体層とから成るＳＯＩ基板上にシリコン酸化膜を形
成し、所定形状にパターニングされたフォトレジストを
マスクとしてシリコン酸化膜及び半導体層をエッチング
することにより、絶縁層に到達しない溝部を形成し、フ
ォトレジストをマスクとして酸素イオンをイオン注入す
ることにより、半導体層中に酸素イオンドープ領域を形
成するようにしたので、ＬＯＣＯＳ酸化の際に、シリコ
ン酸化膜と半導体層との界面のシリコンが酸化され、半
導体層の表面から酸化が進んでＬＯＣＯＳ酸化膜が形成
され、同時に、酸素イオンドープ領域中の酸素が半導体
層のシリコンの格子位置に入って、酸素イオンドープ領
域がシリコン酸化膜に変化し、更に、高温で酸化をして
いるため、酸素の一部がシリコン酸化膜及び半導体層中
を拡散して酸素イオンドープ領域に達し、酸素イオンド
ープ領域に到達した酸素が、半導体層のシリコンを酸化
して、半導体層の表面及び内部から酸化が進み、素子分
離領域の形成時間を短縮することのできる半導体装置の
製造方法を提供することができた。
板と支持体シリコン基板上に絶縁層を介して形成された
半導体層とから成るＳＯＩ基板上にシリコン酸化膜を形
成し、所定形状にパターニングされたフォトレジストを
マスクとしてシリコン酸化膜及び半導体層をエッチング
することにより、絶縁層に到達しない溝部を形成し、フ
ォトレジストをマスクとして酸素イオンをイオン注入す
ることにより、半導体層中に酸素イオンドープ領域を形
成するようにしたので、ＬＯＣＯＳ酸化の際に、シリコ
ン酸化膜と半導体層との界面のシリコンが酸化され、半
導体層の表面から酸化が進んでＬＯＣＯＳ酸化膜が形成
され、同時に、酸素イオンドープ領域中の酸素が半導体
層のシリコンの格子位置に入って、酸素イオンドープ領
域がシリコン酸化膜に変化し、更に、高温で酸化をして
いるため、酸素の一部がシリコン酸化膜及び半導体層中
を拡散して酸素イオンドープ領域に達し、酸素イオンド
ープ領域に到達した酸素が、半導体層のシリコンを酸化
して、半導体層の表面及び内部から酸化が進み、素子分
離領域の形成時間を短縮することのできる半導体装置の
製造方法を提供することができた。
【図１】本発明の一実施形態に係る半導体装置の製造工
程を示す略断面図である。
程を示す略断面図である。
【図２】本発明の他の実施形態に係る半導体装置の製造
工程の一部を示す略断面図であり、（ａ）は酸素イオン
ドープ領域を半導体層の表面に形成した状態を示す略断
面図であり、（ｂ）は酸素イオンドープ領域を半導体層
の内部に形成した状態を示す略断面図である。
工程の一部を示す略断面図であり、（ａ）は酸素イオン
ドープ領域を半導体層の表面に形成した状態を示す略断
面図であり、（ｂ）は酸素イオンドープ領域を半導体層
の内部に形成した状態を示す略断面図である。
【図３】本発明の他の実施形態に係るＳＯＩ基板の半導
体層への酸素イオンドープ領域の形成工程を示す略断面
図である。
体層への酸素イオンドープ領域の形成工程を示す略断面
図である。
【図４】本発明の他の実施形態に係るＳＯＩ基板の半導
体層への酸素イオンドープ領域の形成工程を示す略断面
図である。
体層への酸素イオンドープ領域の形成工程を示す略断面
図である。
【図５】本発明の他の実施形態に係るＳＯＩ基板の半導
体層への酸素イオンドープ領域の形成工程を示す略断面
図である。
体層への酸素イオンドープ領域の形成工程を示す略断面
図である。
【図６】本発明の他の実施形態に係るＳＯＩ基板の半導
体層への酸素イオンドープ領域の形成工程を示す略断面
図である。
体層への酸素イオンドープ領域の形成工程を示す略断面
図である。
【図７】従来例に係るＳＯＩ基板の素子間分離領域の形
成工程を示す略断面図である。
成工程を示す略断面図である。
１ 支持体シリコン基板 ２ シリコン酸化膜 ３ 半導体層 ４ シリコン酸化膜 ５ 窒化シリコン膜 ５ａ 開口部 ６ フォトレジスト ７ 酸素イオンドープ領域 ８ ＬＯＣＯＳ酸化膜 ９ シリコン酸化膜 １０ フォトレジスト １０ａ 開口部 １１ フォトレジスト １１ａ 開口部 １２ Ｖ字溝 １３ フォトレジスト １３ａ 開口部 １４ フォトレジスト １４ａ 開口部 １５ 凹部 １６ 窒化シリコン膜 １６ａ 開口部 １７ フォトレジスト
フロントページの続き (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (5)
- 【請求項１】 支持体シリコン基板と該支持体シリコン
基板上に絶縁層を介して形成された半導体層とから成る
ＳＯＩ基板と、ＬＯＣＯＳ酸化を行うことにより形成さ
れたＬＯＣＯＳ酸化膜と、前記ＬＯＣＯＳ酸化膜の下部
に接し、かつ、前記絶縁層に到達するようにように、前
記半導体層中に酸素イオンをイオン注入することにより
形成された酸素イオンドープ領域がＬＯＣＯＳ酸化によ
り変化して形成された酸化膜とを有し、前記ＬＯＣＯＳ
酸化膜と前記酸化膜とにより素子分離領域を形成するよ
うにしたことを特徴とする半導体装置。 - 【請求項２】 支持体シリコン基板と該支持体シリコン
基板上に絶縁層を介して形成された半導体層とから成る
ＳＯＩ基板上にシリコン酸化膜を形成し、該シリコン酸
化膜上に所定形状にパターニングされた耐酸化性被膜を
形成し、該耐酸化性被膜をマスクとして酸素イオンをイ
オン注入することにより、前記半導体層中に酸素イオン
ドープ領域を形成するようにしたことを特徴とする半導
体装置の製造方法。 - 【請求項３】 所定形状にパターニングされたフォトレ
ジストをマスクとして、前記シリコン酸化膜及び前記半
導体層のエッチングを行うことにより、前記半導体層に
前記酸素イオンドープ領域に到達する溝部を形成したこ
とを特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記イオン注入の注入エネルギーを変え
ることにより、前記半導体層中に複数の酸素イオンドー
プ領域を形成するようにしたことを特徴とする請求項２
または請求項３記載の半導体装置の製造方法。 - 【請求項５】 支持体シリコン基板と該支持体シリコン
基板上に絶縁層を介して形成された半導体層とから成る
ＳＯＩ基板上にシリコン酸化膜を形成し、所定形状にパ
ターニングされたフォトレジストをマスクとして前記シ
リコン酸化膜及び前記半導体層をエッチングすることに
より、前記絶縁層に到達しない溝部を形成し、前記フォ
トレジストをマスクとして酸素イオンをイオン注入する
ことにより、前記半導体層中に酸素イオンドープ領域を
形成するようにしたことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28969196A JPH10135323A (ja) | 1996-10-31 | 1996-10-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28969196A JPH10135323A (ja) | 1996-10-31 | 1996-10-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135323A true JPH10135323A (ja) | 1998-05-22 |
Family
ID=17746509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28969196A Pending JPH10135323A (ja) | 1996-10-31 | 1996-10-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135323A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002017386A1 (en) * | 2000-08-21 | 2002-02-28 | Koninklijke Philips Electronics N.V. | Process for forming shallow isolating regions in an integrated circuit and an integrated circuit thus formed |
| US7192840B2 (en) | 2002-10-30 | 2007-03-20 | Oki Electric Industry Co., Ltd. | Semiconductor device fabrication method using oxygen ion implantation |
-
1996
- 1996-10-31 JP JP28969196A patent/JPH10135323A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002017386A1 (en) * | 2000-08-21 | 2002-02-28 | Koninklijke Philips Electronics N.V. | Process for forming shallow isolating regions in an integrated circuit and an integrated circuit thus formed |
| JP2004507110A (ja) * | 2000-08-21 | 2004-03-04 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路中に浅い絶縁領域を形成する製造方法とその製造方法によって形成された集積回路 |
| US7192840B2 (en) | 2002-10-30 | 2007-03-20 | Oki Electric Industry Co., Ltd. | Semiconductor device fabrication method using oxygen ion implantation |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003188251A (ja) | トレンチ素子分離構造を有する半導体素子及びその製造方法 | |
| JP2802600B2 (ja) | 半導体装置の製造方法 | |
| JPH03145730A (ja) | 集積回路半導体デバイスの製造方法 | |
| JPH0864674A (ja) | 半導体素子の絶縁方法 | |
| JPH10135323A (ja) | 半導体装置及びその製造方法 | |
| KR19990080168A (ko) | 반도체 소자 분리를 위한 얕은 트랜치 제조 방법 | |
| KR0183718B1 (ko) | 도전층을 포함하는 소자분리구조를 갖는 반도체장치의 제조방법 | |
| JPH06291178A (ja) | 半導体装置の製造方法 | |
| JPH10284479A (ja) | 半導体集積回路の製造方法 | |
| JP2003100860A (ja) | 半導体装置 | |
| KR0144026B1 (ko) | 소자분리막 형성방법 | |
| KR100230746B1 (ko) | 반도체 소자의 필드 산화막 형성 방법(Method for isolating semiconductordevice) | |
| JP2766000B2 (ja) | 半導体素子の製造方法 | |
| KR100223278B1 (ko) | 플래쉬 메모리 셀 제조방법 | |
| JPH0917779A (ja) | 半導体装置の素子分離用酸化膜形成方法 | |
| KR19990031358A (ko) | 반도체장치의 소자격리방법 | |
| JPH05198567A (ja) | 半導体装置の製造方法 | |
| KR0124643B1 (ko) | 반도체소자의 격리막 형성방법 | |
| JP2774407B2 (ja) | 半導体装置の製造方法 | |
| JPH0267728A (ja) | 素子分離用酸化膜の形成方法 | |
| JPH1197675A (ja) | 半導体装置及びその製造方法 | |
| KR20000004532A (ko) | 반도체소자의 소자분리 산화막 제조방법 | |
| KR19990004622A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| JPH10189752A (ja) | 半導体装置の製造方法 | |
| KR19980037502A (ko) | 반도체 소자의 소자 분리막 형성방법 |