KR100246099B1 - 반도체 소자 분리 방법 - Google Patents

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Abstract

본 발명은 웰과 웰사이를 전기적으로 분리시킬때 적은 면적으로 절연시키는 트랜치 구조에 의한 반도체 소자 분리 방법에 관한 것으로, 소자분리 영역에 두껍게 산화시켜 소자분리막을 형성하여 소자간을 분리하는 반도체 소자 분리 방법에 있어서, 상기에서 형성된 소자분리막을 제거한후 패드산화막과 패드질화막을 증착하는 단계와, 트랜치 형성부위를 패턴하여 트랜치 요홈을 형성하는 단계와, 트랜치 요홈에 이온을 주입하는 단계와, 이온주입후 두껍게 산화시킨후 패드질화막과 패드산화막을 제거한후 열공정하는 단계로 이루어져 트랜치 구조로 인해 고집적화에 따른 칩의 사이즈를 줄일 수 있으며 이온주입공정과 열공정을 통해 트랜치 구조의 형성시 발생되는 실리콘기판의 손상을 복구할 수 있게 된다.

Description

반도체 소자 분리 방법
본 발명은 반도체 소자 분리 방법에 관한 것으로서, 보다 상세하게는 웰과 웰사이를 전기적으로 분리시킬때 적은 면적으로 절연시키는 트랜치 구조에 의한 반도체 소자 분리 방법에 관한 것이다.
최근의 반도체 기술은 소자의 고집적화 및 저전력화를 달성하기 위해 약 0.25㎛ 정도의 소자 분리 기술까지 요구하고 있다. 그런데 기존의 LOCOS(LOCal Oxidation of Silicon)나, PBLOCOS(Poly Buffered LOCal Oxidation of Silicon)등에 의한 소자분리막의 형성은 0.35㎛이하급으로 가면서는 한계를 보이고 있다.
이에 반도체 장치는 디바이스의 수행능력과 집적도를 크게 확보하면서 칩의 전체크기를 줄이는 것이 큰 문제로 대두되고 있다.
도1a 내지 도1c는 일반적인 소자분리막을 형성하기 위한 방법을 설명하기 위해 PBLOCOS방법에 의한 소자분리막 형성공정을 단계적으로 나타낸 단면도로서 각 도면을 설명하면 다음과 같다.
도1a는 웰이 형성된 실리콘기판(10) 위에 실리콘기판(10) 표면에 스트레스에 의한 결정 결함의 발생을 완화하기 위해 열산화로 500Å정도의 패드산화막(20)을 증착하고 버즈픽발생을 억제하기 위해 저압화학기상증착법에 의해 폴리실리콘을 500Å정도의 두께로 증착하여 패드폴리막(30)을 형성한다. 그리고, 선택적 산화시 마스크역활을 위해 O2와 H2의 확산이 어려운 패드질화막(40)을 1000∼2000Å 두께로 증착한 후 소자분리막이 형성될 영역에 감광막(50)을 도포된 상태를 나타낸 단면도이다.
도1b는 감광막(50)이 도포된 상태에서 리소그래피공정을 진행하여 패드질화막(40)과 패드폴리막(30)을 플라즈마에치하여 제거하고 소자분리막이 형성될 영역의 하부에 소자분리특성을 증대시키기 위해 불순물 농도가 큰 이온을 주입하고 두꺼운 산화막을 장시간 성장시키는 과정을 나타낸 단면도이다.
도1c는 도1b에서 장시간의 산화막을 성장시킨후 패드질화막(40)과 패드폴리막(30)과 패드산화막(20)을 차례대로 식각하여 소자분리막(60)을 완성한 상태를 나타낸 단면도이다.
이와 같이 형성하는 반도체 소자분리막(60)은 0.35㎛이하급으로 가면서는 한계를 보이고 있어 칩사이즈를 줄이는데 큰 문제로 대두되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 소자간의 분리를 위한 분리영역을 트랜치구조로 형성하며 트랜치구조를 형성할 때 발생되는 트랜치부분에서의 실리콘 구조의 변경으로 인해 리키지 소스가 되는 문제를 해결한 반도체 소자 분리 방법을 제공함에 있다.
도1a 내지 도1c는 일반적인 반도체 소자 분리 방법을 설명하기 위해 소자분리막 형성공정을 단계적으로 나타낸 단면도이다.
도2a 내지 도2c는 본 발명에 의한 반도체 소자 분리 방법을 설명하기 위해 소자분리막 형성공정을 단계적으로 나타낸 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 패드산화막
30 : 패드폴리막 40 : 패드질화막
60 : 소자분리막 70 : 트랜치 요홈
상기와 같은 목적을 실현하기 위한 본 발명은 소자분리 영역에 두껍게 산화시켜 소자분리막을 형성하여 소자간을 분리하는 반도체 소자 분리 방법에 있어서, 상기에서 형성된 소자분리막을 제거한후 패드산화막과 패드질화막을 증착하는 단계와, 트랜치 형성부위를 패턴하여 트랜치 요홈을 형성하는 단계와, 트랜치 요홈에 불순물을 주입하는 단계와, 불순물후 두껍게 산화시킨후 패드질화막과 패드산화막을 제거한후 열공정하는 단계로 이루어진다.
상기와 같은 반도체 소자 분리방법은 트랜치 요홈의 형성시 플라즈마 식각에 의해 손상된 부분을 실리콘격자가 끊어질 수 있는 충분한 에너지로 불순물주입한 후 열공정을 통해 실리콘을 재배치시킴으로서 손상부위에 의한 소자의 손상을 방지할 수 있게 된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2c는 본 발명에 의한 반도체 소자 분리 방법을 설명하기 위한 단면도로서 반도체 소자 분리막 형성공정을 단계적으로 나타낸 단면도로서 각 도면을 참조하여 설명하면 다음과 같다.
도2a는 일반적인 방법으로 형성된 도1c의 소자분리막(60)을 제거하여 낮은 깊이의 요홈(65)이 형성된 상태를 나타낸 단면도이다.
도2b는 도2a에서 형성된 결과물 위에 패드산화막(20)과 패드질화막(40)을 증착한 후 일반적인 소자분리막(60)이 형성될 부위와 트랜치 구조의 소자분리막(75)가 형성될 부위의 패드질화막(40)을 패턴에 의해 제거하고, 플라즈마에칭으로 웰과 웰을 분리시키기 위한 트랜치 형성부위를 선택적으로 식각하여 깊은 트랜치 요홈(70)이 형성시킨다. 그리고 이때 플라즈마에칭공정에서 플라즈마에 의해 실리콘이 손상된 'A'부분에 실리콘 격자가 끊어질 수 있는 700KeV∼1200KeV의 충분한 에너지로 질량이 큰 As, Cl, Br등의 불순물을 주입한 상태를 나타낸 것이다.
도2c는 도2b에서 불순물주입이 된 상태에서 두껍게 산화시킨후 패드질화막(40)과 패드산화막(20)을 제거한 다음, N2분위기에서 900℃이상으로 충분한 열공정을 진행하여 이온의 주입으로 비정질화된 실리콘을 재배치시켜 형성된 소자분리막(75)을 나타낸 단면도이다.
도3은 위와 같은 방법으로 형성된 소자분리막 공정이후 게이트(80)를 형성하고 불순물확산영역(90)을 형성시켜 트랜지스터를 형성한 상태를 나타낸 단면도서 웰과 웰의 분리를 위해서는 트랜치구조의 소자분리막(75)을 사용하였으며 일반적인 확산층의 분리는 종래 구조의 소자분리막을 사용한 것을 알 수 있다.
상기한 바와 같이 본 발명은 웰과 웰의 분리시 트랜치 구조로 분리함으로서 고집적화의 칩사이즈를 줄일 수 있으며, 트랜치 구조의 형성시 발생되는 실리콘의 구조변경으로 인한 리키지를 충분한 에너지로 불순물을 주입시켜 비정질화 시킨후 열공정을 통해 제거함으로서 소자의 오류를 줄일 수 있다는 이점이 있다.

Claims (5)

  1. 소자분리 영역에 두껍게 산화시켜 소자분리막을 형성하여 소자간을 분리하는 반도체 소자 분리 방법에 있어서,
    상기에서 형성된 소자분리막을 제거한후 패드산화막과 패드질화막을 증착하는 단계와,
    트랜치 형성부위를 패턴하여 트랜치 요홈을 형성하는 단계와,
    상기 트랜치 요홈에 이온을 주입하는 단계와,
    불순물주입후 두껍게 산화시킨후 상기 패드질화막과 상기 패드산화막을 제거한후 열공정하는 단계
    를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자 분리 방법.
  2. 제1항에 있어서, 상기 트랜치 요홈은
    플라즈마에칭에 의해 선택적으로 식각하여 형성된 것을 특징으로 하는 반도체 소자 분리 방법.
  3. 제1항에 있어서, 상기 불순물주입 공정은
    질량이 큰 이온을 주입하는 것을 특징으로 하는 반도체 소자 분리 방법.
  4. 제1항에 있어서, 상기 불순물주입 공정은
    700KeV∼1200KeV로 실리콘 격자가 끊어질 수 있도록 하는 것을 특징으로 하는 반도체 소자 분리 방법.
  5. 제1항에 있어서, 상기 열공정은
    N2분위기에서 900℃이상으로 진행하는 것을 특징으로 하는 반도체 소자 분리 방법.
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