KR100344779B1 - 반도체장치의 소자격리막 형성방법 - Google Patents

반도체장치의 소자격리막 형성방법 Download PDF

Info

Publication number
KR100344779B1
KR100344779B1 KR1019990057907A KR19990057907A KR100344779B1 KR 100344779 B1 KR100344779 B1 KR 100344779B1 KR 1019990057907 A KR1019990057907 A KR 1019990057907A KR 19990057907 A KR19990057907 A KR 19990057907A KR 100344779 B1 KR100344779 B1 KR 100344779B1
Authority
KR
South Korea
Prior art keywords
region
film
voltage device
forming
oxide film
Prior art date
Application number
KR1019990057907A
Other languages
English (en)
Other versions
KR20010056450A (ko
Inventor
이병하
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990057907A priority Critical patent/KR100344779B1/ko
Publication of KR20010056450A publication Critical patent/KR20010056450A/ko
Application granted granted Critical
Publication of KR100344779B1 publication Critical patent/KR100344779B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H01L21/76208—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region using auxiliary pillars in the recessed region, e.g. to form LOCOS over extended areas

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

본 발명은 반도체장치의 소자격리막 형성방법에 관한 것으로, 소자제조시에 저전압소자영역의 소자격리막 손상을 방지하기 위한 목적을 위하여, 반도체기판에 각각 정의되되, 트렌치에 의해 각 영역이 분리되어 있고, 각 영역의 반도체기판에는 웰영역과 드리프트영역이 형성되어 있고, 각 영역의 반도체기판 상에는 산화막과 질화막이 적층되어 있는 고전압소자영역과 저전압소자영역이 형성되어 있는 기판을 준비하는 공정과, 상기 고전압소자영역의 일부에 대응되는 부분의 질화막을 선택적으로 제거하는 공정과, 상기 질화막이 제거된 부분에 고전압소자영역의 필드산화막을 형성하는 공정과, 상기 저전압소자영역의 일부에 대응되는 부분의 질화막을 선택적으로 제거하는 공정과, 상기 질화막이 제거된 부분을 통하여 상기 반도체기판에 불순물을 주입한 후, 열처리를 진행하는 LOCOS에 의하여 소자격리막을 형성하는 공정을 포함하도록 구성되는 반도체장치의 소자격리막 형성방법에 제공하며, 저전압소자의 소자격리막을 먼저 형성한 후에 고전압소자의 필드산화막을 형성하는 과정에서 발생되는 저전압소자의 소자격리막 손상을 방지할 수 있어서, 고전압소자와 저전압소자가 혼재한 파우어 IC를 제조하는 과정에서 안정적인 저전압소자특성을 얻을 수 있다.

Description

반도체장치의 소자격리막 형성방법{METHOD FOR FORMING ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
본 발명은 반도체장치의 소자격리막 형성방법에 관한 것으로 특히, 고전압소자와 저전압소자가 혼재한 파우어(power) IC 제조시에 사용되는 소자격리막 형성방법에 관한 것이다.
도 1a부터 도 1e는 종래 기술에 따른 반도체장치의 소자격리 공정도를 나타낸 것이다.
도 1a를 참조하면, 반도체기판에 각각 정의되되, 트렌치에 의해 각 영역이 분리되어 있고, 각 영역의 반도체기판에는 웰영역(PWELL)과 드리프트영역(P-DRIFT)(N-DRIFT)이 형성되어 있고, 각 영역의 반도체기판 상에는 산화막(12)과 질화막(13)이 적층되어 있는 고전압소자영역과 저전압소자영역이 정의되어 있는 기판을 준비한다.
이때, 트렌치에는 측벽산화막(14)이 형성되어 있고, 트렌치(14)가 이루는 공간에는 실리콘물질(15)이 채워져있다.
미설명도면부호 11은 반도체기판의 하부부분과 웰영역(PWELL)을 분리하는 매몰산화층을 나타낸다.
도 1b를 참조하면, 저전압소자영역의 활성영역을 정의하기 위한 소자격리막을 형성하기 위한 LOCOS 공정을 진행하기 위한 작업을 실시한다. 즉, 도면에 보인 바와 같이, 소자격리막이 형성될 부분의 질화막(13) 부분을 선택적으로 제거한 후, 감광막(PR)을 사용하여 소자격리막이 형성될 부분의 기판을 노출시킨 후에 불순물(16)을 기판에 주입한다.
도 1c를 참조하면, 감광막(PR)을 제거한 후, 기판에 열처리작업을 진행하여 저전압소자영역에 LOCOS 공정에 의한 소자격리막(17)을 형성한다. 그리고, 산화막(12) 상의 질화막도 제거한다.
이 때, 트렌치 부분의 실리콘물질(15) 상에도 실리콘산화막(18)이 형성된다.
도 1d를 참조하면, 소자격리막(17) 및 실리콘산화막(18)이 형성되어 있는 기판의 노출된 전면에 고온저압증착막(19L:High temperature Low pressure Deposition,이하 HLD)을 증착한다. 그리고, HLD막(19L) 상에 고전압소자영역에 형성될 필드산화막을 형성하기 위한 감광막패턴(PR)을 형성한다.
도 1 e를 참조하면, HLD막(19L) 상에 형성된 감광막패턴(PR)을 마스크로 하여 HLD막(19L)을 습식식각하여 고전압소자영역에 필드산화막(19)을 형성한다.
상술한 바와 같이. 종래 기술에 따른 반도체장치의 소자격리 방법에서는 고전압소자영역의 필드산화막을 형성하기 위하여 HLD막을 증착하고 습식식각하는 작업을 진행한다. 그러나, HLD막을 습식식각하는 과정에서 이미 형성된 저전압소자영역의 소자격리막도 식각되는 경우가 발생한다. 이 경우에는 이후의 공정을 통하여 형성될 저전압소자의 전기적 특성에 악영향을 주는 문제점이 있다.
본 발명은 종래 기술에 따른 문제점을 해결한 반도체장치의 소자격리 방법을 제공하고자 한다.
본 발명은 고전압소자영역의 필드산화막을 형성하기 위한 습식식각 작업을 먼저 진행한 후에, 저전압소자영역의 소자격리막을 형성함으로써, 소자제조시에 저전압소자영역의 소자격리막 손상을 방지하는 반도체장치의 소자격리막 형성방법을 제공하고자 한다.
이를 위한 본 발명은 반도체기판에 각각 정의되되, 트렌치에 의해 각 영역이 분리되어 있고, 각 영역의 반도체기판에는 웰영역과 드리프트영역이 형성되어 있고, 각 영역의 반도체기판 상에는 산화막과 질화막이 적층되어 있는 고전압소자영역과 저전압소자영역이 형성되어 있는 기판을 준비하는 공정과, 상기 고전압소자영역의 산화막 표면 일부가 노출되도록 상기 질화막을 선택적으로 제거하는 공정과, 상기 고전압소자영역의 노출된 산화막 표면상에 고전압소자영역의 필드산화막을 형성하는 공정과, 상기 저전압소자영역의 산화막 표면 일부가 노출되도록 상기 질화막을 선택적으로 제거하는 공정과, 상기 저전압소자영역의 노출된 산화막 표면을 통하여 상기 반도체기판에 불순물을 주입한 후, 열처리를 진행하는 LOCOS에 의하여 소자격리막을 형성하는 공정을 포함하는 반도체장치의 소자격리막 형성방법을 제공한다.
도 1a부터 도 1e는 종래 기술에 따른 반도체장치의 소자격리를 위한 공정도
도 2a부터 도 2f는 본 발명의 실시예에 따른 반도체장치의 소자격리를 위한 공정도
*도면의 주요부분에 대한 부호의 설명*
21. 매몰산화층. 22. 산화막.
24. 실리콘물질. 25. 측벽산화막.
26. 고전압소자영역의 필드산화막. 28. 저전압소자영역의 소자격리막.
29. 실리콘산화막.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명을 설명하면 다음과 같다.
도 2a를 참조하면, 반도체기판에 각각 정의되되, 트렌치에 의해 각 영역이 분리되어 있고, 각 영역의 반도체기판에는 웰영역(PWELL)과 드리프트영역(P-DRIFT)(N-DRIFT)이 형성되어 있고, 각 영역의 반도체기판 상에는 산화막(22)과 질화막(23)이 적층되어 있는 고전압소자영역과 저전압소자영역이 형성되어 있는 기판을 준비한다.
이때, 트렌치에는 측벽산화막(25)이 형성되어 있고, 트렌치가 이루는 공간에는 실리콘물질(24)이 채워져있다.
미설명도면부호 21은 반도체기판의 하부부분과 웰영역(PWELL)을 분리하는 매몰산화층을 나타낸다.
도 2b를 참조하면, 고전압소자영역의 필드산화막이 형성될 부분의 질화막(23)을 선택적으로 제거한다. 이 때, 질화막(23)의 선택적 식각은 건식식각법에 의하여 진행할 수 있다.
도 2c를 참조하면, 기판의 노출된 전면에 HLD막(26L)을 전면 증착한다. 이 때, HLD막(26L)은 1000Å이상의 두께로 기판 전면에 평탄하게 형성할 수 있다.
이후에, HLD막(26L) 상에 고전압소자영역에 형성될 필드산화막을 형성하기 위한 감광막패턴(PR)을 형성한다.
도 2d를 참조하면, HLD막(26L) 상에 형성된 감광막패턴(PR)을 마스크로 하여 HLD막(26L)을 식각하여 고전압소자영역에 필드산화막(26)을 형성한다. 이 때, HLD막(26L)을 식각하는 작업은 습식시각법에 의하여 진행할 수 있다.
도 2e를 참조하면, 저전압소자영역의 활성영역을 정의하기 위한 소자격리막을 형성하기 위한 LOCOS 공정을 진행하기 위한 작업을 실시한다. 즉, 도면에 보인 바와 같이, 소자격리막이 형성될 부분의 질화막(23) 부분을 선택적으로 제거한 후, 감광막(PR)을 사용하여 소자격리막이 형성될 부분만의 기판을 노출시킨 후에 불순물(27)을 기판에 주입한다.
도 2f를 참조하면, 감광막(PR)을 제거한 후, 기판에 열처리작업을 진행하여 LOCOS 공정에 의한 소자격리막(28)을 형성한다. 이 때, 트렌치 부분의 실리콘물질(24) 상에도 실리콘산화막(29)이 형성된다.
이후에, 산화막(22) 상의 질화막(23)도 제거한다.
상술한 공정에 의하여 고전압소자와 저전압소자가 함께 혼재하는 반도체기판에서 고전압소자의 필드산화막과 저전압소자의 소자격리막을 함께 형성할 수 있다.
본 발명은 저전압소자에서의 소자간 격리를 위한 LOCOS 소자격리막을 형성하기 전에 고전압소자에서의 필드산화막을 먼저 형성한다. 그래서, 저전압소자의 소자격리막을 먼저 형성한 후에 고전압소자의 필드산화막을 형성하는 과정에서 발생되는 저전압소자의 소자격리막 손상을 방지할 수 있다. 따라서, 본 발명은 고전압소자와 저전압소자가 혼재한 파우어 IC를 제조하는 과정에서 안정적인 저전압소자특성을 얻을 수 있다.
본 발명은 제시된 실시예 뿐만 아니라. 첨부된 특허청구범위 및 언급한 상술부분을 통하여 다양한 실시예로 구현될 수 있으며, 동업자에 의하여 다양한 방식으로 적용될 수 있다.

Claims (4)

  1. 반도체기판에 각각 정의되되, 트렌치에 의해 각 영역이 분리되어 있고, 각 영역의 반도체기판에는 웰영역과 드리프트영역이 형성되어 있고, 각 영역의 반도체기판 상에는 산화막과 질화막이 적층되어 있는 고전압소자영역과 저전압소자영역이 형성되어 있는 기판을 준비하는 공정과,
    상기 고전압소자영역의 산화막 표면 일부가 노출되도록 상기 질화막을 선택적으로 제거하는 공정과,
    상기 고전압소자영역의 노출된 산화막 표면상에 고전압소자영역의 필드산화막을 형성하는 공정과,
    상기 저전압소자영역의 산화막 표면 일부가 노출되도록 상기 질화막을 선택적으로 제거하는 공정과,
    상기 저전압소자영역의 노출된 산화막 표면을 통하여 상기 반도체기판에 불순물을 주입한 후, 열처리를 진행하는 LOCOS에 의하여 소자격리막을 형성하는 공정을 포함하는 반도체장치의 소자격리막 형성방법.
  2. 청구항 1에 있어서,
    상기 필드산화막의 형성은,
    상기 질화막이 제거된 결과의 기판 전면에 HLD막을 증착하는 공정과,
    상기 질화막이 제거된 부분의 HLD막 상 필드산화막을 형성하기 위한 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 마스크로 상기 HLD막을 선택적으로 식각하는 공정을 포함하는 반도체장치의 소자격리막 형성방법.
  3. 청구항 2에 있어서,
    상기 HLD막을 1000Å이상의 두께로 형성하는 반도체장치의 소자격리막 형성방법.
  4. 청구항 2에 있어서,
    상기 HLD막의 식각은 습식식각법에 의하여 진행하는 반도체장치의 소자격리막 형성방법.
KR1019990057907A 1999-12-15 1999-12-15 반도체장치의 소자격리막 형성방법 KR100344779B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990057907A KR100344779B1 (ko) 1999-12-15 1999-12-15 반도체장치의 소자격리막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990057907A KR100344779B1 (ko) 1999-12-15 1999-12-15 반도체장치의 소자격리막 형성방법

Publications (2)

Publication Number Publication Date
KR20010056450A KR20010056450A (ko) 2001-07-04
KR100344779B1 true KR100344779B1 (ko) 2002-07-20

Family

ID=19626044

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990057907A KR100344779B1 (ko) 1999-12-15 1999-12-15 반도체장치의 소자격리막 형성방법

Country Status (1)

Country Link
KR (1) KR100344779B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980012123A (ko) * 1996-07-18 1998-04-30 김광호 반도체 장치의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980012123A (ko) * 1996-07-18 1998-04-30 김광호 반도체 장치의 제조방법

Also Published As

Publication number Publication date
KR20010056450A (ko) 2001-07-04

Similar Documents

Publication Publication Date Title
US6087241A (en) Method of forming side dielectrically isolated semiconductor devices and MOS semiconductor devices fabricated by this method
US20030124804A1 (en) Method for fabricating a semiconductor device
KR100344779B1 (ko) 반도체장치의 소자격리막 형성방법
KR100392894B1 (ko) 반도체 소자의 트렌치 형성 방법
KR100817417B1 (ko) 고전압 씨모스 소자 및 그 제조 방법
KR100291823B1 (ko) 반도체소자의제조방법
KR100268907B1 (ko) 반도체소자의격리막및이의형성방법
KR100290901B1 (ko) 반도체소자의격리막형성방법
KR100312656B1 (ko) 비씨-에스오아이 소자의 제조방법
KR0167882B1 (ko) 반도체 소자의 소자간 분리막 제조 방법
KR100356793B1 (ko) 비씨-에스오아이 소자의 제조방법
KR100246099B1 (ko) 반도체 소자 분리 방법
KR100444315B1 (ko) 반도체소자의소자분리막형성방법
KR100519517B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100271661B1 (ko) 반도체 소자 제조방법
KR100373710B1 (ko) 반도체 소자의 얕은 트렌치 소자 분리 영역 형성 방법
KR100672768B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR940005720B1 (ko) 반도체 장치의 소자분리 제조방법
KR100632053B1 (ko) 반도체 장치의 소자 분리막의 제조 방법
KR20020039021A (ko) 반도체 소자의 분리 방법
KR100192164B1 (ko) 반도체 장치의 소자 분리방법
KR20030002441A (ko) 트랜지스터 형성방법
KR20040021374A (ko) 반도체 소자의 셀로우 트렌치 분리막 형성 방법
KR19980055961A (ko) 반도체 소자의 제조 방법
KR19980077334A (ko) 반도체소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130620

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20140618

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20150617

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20160620

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20170626

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20180618

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20190619

Year of fee payment: 18