JPH0250430A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0250430A JPH0250430A JP20159088A JP20159088A JPH0250430A JP H0250430 A JPH0250430 A JP H0250430A JP 20159088 A JP20159088 A JP 20159088A JP 20159088 A JP20159088 A JP 20159088A JP H0250430 A JPH0250430 A JP H0250430A
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- semiconductor
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- groove
- semiconductor substrate
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- Pending
Links
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- 238000009413 insulation Methods 0.000 abstract 2
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Landscapes
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＭＯＳ
ＬＳＩの素子分離の製造方法に関する。
ＬＳＩの素子分離の製造方法に関する。
一般にＭＯＳ ＬＳＩにおいて素子分離を構成する場
合、第２図の様に半導体基板２１上に酸化膜２２、次い
で難酸化絶縁膜２３を形成させた後にリソグラフィによ
りフィールド酸化膜２４を形成する領域の無酸化絶縁膜
２３．酸化膜２２を除去する（第２図（ａ）〜（ｄ））
。次いで第２図（ｅ）に示すように、フィールド酸化膜
２４を選択酸化した後、第２図（ｆ）に示すように、能
動領域上の無酸化絶縁膜２３．酸化膜２２を除去して素
子分離を行っていた。
合、第２図の様に半導体基板２１上に酸化膜２２、次い
で難酸化絶縁膜２３を形成させた後にリソグラフィによ
りフィールド酸化膜２４を形成する領域の無酸化絶縁膜
２３．酸化膜２２を除去する（第２図（ａ）〜（ｄ））
。次いで第２図（ｅ）に示すように、フィールド酸化膜
２４を選択酸化した後、第２図（ｆ）に示すように、能
動領域上の無酸化絶縁膜２３．酸化膜２２を除去して素
子分離を行っていた。
上述した従来の半導体装置の製造方法は、第２図（ｅ）
の様に半導体基板に垂直な方向に選択酸化を行っている
ため、第３図に第２図のＡの部分を拡大して示すように
、バーズビーフ長Ｘが大きくなってしまう。このバーメ
ビーク長Ｘが素子と素子との距離を大きくしてしまうの
で高集積化を妨げているという欠点がある。
の様に半導体基板に垂直な方向に選択酸化を行っている
ため、第３図に第２図のＡの部分を拡大して示すように
、バーズビーフ長Ｘが大きくなってしまう。このバーメ
ビーク長Ｘが素子と素子との距離を大きくしてしまうの
で高集積化を妨げているという欠点がある。
本発明の半導体装置の製造方法は、素子分離においてバ
ーズビーク長を最小限にし素子の高集積化を達成せんと
するものである。
ーズビーク長を最小限にし素子の高集積化を達成せんと
するものである。
本発明の半導体装置の製造方法は、半導体基板の一主面
の素子分領域に溝を形成する工程と、この構内に多結晶
半導体を形成する工程と、この溝領域以外の一主面を難
酸化絶縁膜で覆い多結晶半導体で埋め込ま１れた溝を選
択的に露出させる工程と、難酸化絶縁膜をマスクとして
酸化を行ない、素子分離領域にフィールド酸化膜を形成
する工程とを有している。
の素子分領域に溝を形成する工程と、この構内に多結晶
半導体を形成する工程と、この溝領域以外の一主面を難
酸化絶縁膜で覆い多結晶半導体で埋め込ま１れた溝を選
択的に露出させる工程と、難酸化絶縁膜をマスクとして
酸化を行ない、素子分離領域にフィールド酸化膜を形成
する工程とを有している。
半導体基板に多結晶半導体を埋め込み、フィールド酸化
膜を成長させる際に半導体基板に垂直な方向の酸化およ
び、基板に平行な方向に対してはバーズビークの反対な
方向の多結晶半導体の側壁からの酸化を進行させること
ができるので、バーズビークの広がりを抑えることがで
きる。
膜を成長させる際に半導体基板に垂直な方向の酸化およ
び、基板に平行な方向に対してはバーズビークの反対な
方向の多結晶半導体の側壁からの酸化を進行させること
ができるので、バーズビークの広がりを抑えることがで
きる。
第１図（ａ）〜（ｇ）は本発明の一実施例の主な工程を
示す断面図である。
示す断面図である。
まず、第１図（ａ）、 （ｂ）に示すように、フォトレ
ジスト１を用いて半導体基板２から能動領域とならない
部分をエツチングする。
ジスト１を用いて半導体基板２から能動領域とならない
部分をエツチングする。
次に、第１図（ｃ）に示すように半導体基板２上に酸化
膜５を成長させ、その上に多結晶半導体４を成長させ、
能動領域となる部分の多結晶半導体４を除去して半導体
基板２に多結晶半導体４を埋め込む。
膜５を成長させ、その上に多結晶半導体４を成長させ、
能動領域となる部分の多結晶半導体４を除去して半導体
基板２に多結晶半導体４を埋め込む。
次に、第１図（ｄ）に示すように難酸化絶縁膜７を成長
させ、フォトレジスト６を用いて第１図（ｅ）に示すよ
うに能動領域以外の難酸化絶縁膜７を除去する。
させ、フォトレジスト６を用いて第１図（ｅ）に示すよ
うに能動領域以外の難酸化絶縁膜７を除去する。
次に、第１図（ｆ）に示すように半導体基板に埋め込ん
だ多結晶半導体４を選択酸化する。この際バーズビーク
となる部分は多結晶半導体４でおおわれ、バーズビーク
の反対側の多結晶半導体４の側壁から酸化が半導体基板
２と平行な方向へ進行する。同時に基板２と垂直な方向
へも酸化は進行する。このためバーズビークは最小限と
なる。
だ多結晶半導体４を選択酸化する。この際バーズビーク
となる部分は多結晶半導体４でおおわれ、バーズビーク
の反対側の多結晶半導体４の側壁から酸化が半導体基板
２と平行な方向へ進行する。同時に基板２と垂直な方向
へも酸化は進行する。このためバーズビークは最小限と
なる。
次に、第１図（ｇ）に示すように難酸化絶縁膜７゜酸化
膜５を除去して能動領域の半導体基板２を露出させる。
膜５を除去して能動領域の半導体基板２を露出させる。
以上説明した様に、本発明は半導体基板に多結晶半導体
を埋め込んだ構造を形成して選択酸化を行なうので、フ
ィールド酸化膜を成長させる際に半導体基板に垂直な方
向のみならず基板に平行な方向に対してはバーズビーク
の反対な方向の多結晶半導体の側壁から酸化が進行する
ためバーズビーク長が最小限となり素子と素子との距離
を縮めることにより半導体素子の高集積化、半導体チッ
プの小形化ができる効果がある。
を埋め込んだ構造を形成して選択酸化を行なうので、フ
ィールド酸化膜を成長させる際に半導体基板に垂直な方
向のみならず基板に平行な方向に対してはバーズビーク
の反対な方向の多結晶半導体の側壁から酸化が進行する
ためバーズビーク長が最小限となり素子と素子との距離
を縮めることにより半導体素子の高集積化、半導体チッ
プの小形化ができる効果がある。
酸化絶縁膜、８・・・・・・フィールド酸化膜、９・・
・・・・能動領域となる部分、２１・・・・・・半導体
基板、２２・・・・・・酸化膜、２３・・・・・・難酸
化絶縁膜、２４・・・・・・フィールド酸化膜、２５・
・・・・・能動領域となる部分。
・・・・能動領域となる部分、２１・・・・・・半導体
基板、２２・・・・・・酸化膜、２３・・・・・・難酸
化絶縁膜、２４・・・・・・フィールド酸化膜、２５・
・・・・・能動領域となる部分。
代理人 弁理士 内 原 晋
第１図（ａ）〜（ｇ）は本発明の一実施例の主な工程を
示す断面図、第２図（ａ）〜（ｆ）は従来の技術の主な
工程を示す断面図、第３図は第２図（ｅ）のＡ部分の拡
大断面図である。
示す断面図、第２図（ａ）〜（ｆ）は従来の技術の主な
工程を示す断面図、第３図は第２図（ｅ）のＡ部分の拡
大断面図である。
Claims (1)
- 半導体基板の一主面の素子分領域に溝を形成する工程と
、該溝内に多結晶半導体を形成する工程と、該溝領域以
外の前記一主面を難酸化絶縁膜で覆い前記多結晶の半導
体で埋め込まれた前記溝を選択的に露出させる工程と、
前記難酸化絶縁膜をマスクとして酸化を行ない、前記素
子分離領域にフィールド酸化膜を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20159088A JPH0250430A (ja) | 1988-08-11 | 1988-08-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20159088A JPH0250430A (ja) | 1988-08-11 | 1988-08-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0250430A true JPH0250430A (ja) | 1990-02-20 |
Family
ID=16443579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20159088A Pending JPH0250430A (ja) | 1988-08-11 | 1988-08-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0250430A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661073A (en) * | 1995-08-11 | 1997-08-26 | Micron Technology, Inc. | Method for forming field oxide having uniform thickness |
| US5753962A (en) * | 1996-09-16 | 1998-05-19 | Micron Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
-
1988
- 1988-08-11 JP JP20159088A patent/JPH0250430A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661073A (en) * | 1995-08-11 | 1997-08-26 | Micron Technology, Inc. | Method for forming field oxide having uniform thickness |
| US5753962A (en) * | 1996-09-16 | 1998-05-19 | Micron Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
| US6114218A (en) * | 1996-09-16 | 2000-09-05 | Microm Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
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