JPS6266645A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6266645A JPS6266645A JP20802385A JP20802385A JPS6266645A JP S6266645 A JPS6266645 A JP S6266645A JP 20802385 A JP20802385 A JP 20802385A JP 20802385 A JP20802385 A JP 20802385A JP S6266645 A JPS6266645 A JP S6266645A
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- oxide film
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- film
- performance
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特に大規模
集積回路（ＶＬＳ Ｉ ）装置における素子間分離酸化
膜の形成方法に関するものである。
集積回路（ＶＬＳ Ｉ ）装置における素子間分離酸化
膜の形成方法に関するものである。
！＠２図はＬＯＣＯ８法を用いた従来の素子分離酸化膜
形成法の主要製造工程を示す断面図である０以下これを
用いて従来の方法を説明する。
形成法の主要製造工程を示す断面図である０以下これを
用いて従来の方法を説明する。
まず第２図（ａ）に示す様に、シリコ／基板（５）上に
下敷き酸化膜（６）ヲ熱酸化によって形成し、この上部
にシリコン窒化膜（７）ヲｃｖＤによって形成する。
下敷き酸化膜（６）ヲ熱酸化によって形成し、この上部
にシリコン窒化膜（７）ヲｃｖＤによって形成する。
次いて写真製版のエツチング技術を用いて素子分離領域
になる部分の窒化膜全除去しく第２図（ｂ）入自己整合
法を用いてチャンネルカット用のポロンの注入を行う（
第２図（Ｃ））。この後、熱酸化によって素子分離酸化
ＦＡ（４１成長させ（第２図（ｄ））、最後にエツチン
グによってシリコン窒化膜（７）金除去する。
になる部分の窒化膜全除去しく第２図（ｂ）入自己整合
法を用いてチャンネルカット用のポロンの注入を行う（
第２図（Ｃ））。この後、熱酸化によって素子分離酸化
ＦＡ（４１成長させ（第２図（ｄ））、最後にエツチン
グによってシリコン窒化膜（７）金除去する。
第２図（ｄ）に示す様にこの素子分離用酸化膜を形成す
る際、成長したシリコン酸化膜（４）がシリコン基板（
５）と窒化膜（７）の間に鳥のくちばし状に入９込む現
象（以後この様な形状の酸化膜の部分全パーズ・ピーク
と呼ぶ）がみられる。このバーズ−ピークの長さは、下
敷きのシリコン酸化膜とその上のシリコン窒化膜の膜厚
によって任意にコントロールする事が可能であるが、バ
ーズ・ビークの長い酸化膜の構造は、シリコンとシリコ
ン酸化物の格子定数の不整合によって生じるシリコン基
板へのストレスが小さいという利点があるが、反面、高
集積化に対して不利であり、バーズ・ビークの短い（ま
たはほとんどない）構造は高集積化には有利であっても
、シリコン基板に与えるストレスが大きいために能動素
子の性能を著しく劣化させる。
る際、成長したシリコン酸化膜（４）がシリコン基板（
５）と窒化膜（７）の間に鳥のくちばし状に入９込む現
象（以後この様な形状の酸化膜の部分全パーズ・ピーク
と呼ぶ）がみられる。このバーズ−ピークの長さは、下
敷きのシリコン酸化膜とその上のシリコン窒化膜の膜厚
によって任意にコントロールする事が可能であるが、バ
ーズ・ビークの長い酸化膜の構造は、シリコンとシリコ
ン酸化物の格子定数の不整合によって生じるシリコン基
板へのストレスが小さいという利点があるが、反面、高
集積化に対して不利であり、バーズ・ビークの短い（ま
たはほとんどない）構造は高集積化には有利であっても
、シリコン基板に与えるストレスが大きいために能動素
子の性能を著しく劣化させる。
従来の素子分離酸化膜の形成においては、一つのチップ
内のすべての部分で同一の仕様で酸化膜形成が行われて
いたので、高集積化を重視してバーズ・ビークの小さな
分離酸化膜を形成する行程全採用するとシリコン基板に
ストレスがかかり能動素子の性能が劣化し、また逆に基
板にストレスのかからない様な分離酸化膜を形成する行
程−を採用すると、バーズ・ビークが広くなり高集積化
という点で不利になるという二律背反の問題があった０ 本発明は上記の様な問題を解消するためになされたもの
で、能動素子の性能劣化全件わず高集積度の半導体装置
を得る事を目的とする。
内のすべての部分で同一の仕様で酸化膜形成が行われて
いたので、高集積化を重視してバーズ・ビークの小さな
分離酸化膜を形成する行程全採用するとシリコン基板に
ストレスがかかり能動素子の性能が劣化し、また逆に基
板にストレスのかからない様な分離酸化膜を形成する行
程−を採用すると、バーズ・ビークが広くなり高集積化
という点で不利になるという二律背反の問題があった０ 本発明は上記の様な問題を解消するためになされたもの
で、能動素子の性能劣化全件わず高集積度の半導体装置
を得る事を目的とする。
この発明に係る半導体集積回路装置では、一つのチップ
において部分的に異なった素子分離酸化膜の形成方法を
用いる様にしたものである。
において部分的に異なった素子分離酸化膜の形成方法を
用いる様にしたものである。
この発明における一つのチップ内での２種の素子局分離
酸化膜形成方−法の採用は、高集積化の必要な部分では
バーズ・ビークの短い素子分離酸化膜を、また集積度は
必要なく、性能のよい能動素子が必要な部分ではバーズ
・ビークの比較的長い基板へ与えるストレスの小さい素
子分離酸化膜全提供する。
酸化膜形成方−法の採用は、高集積化の必要な部分では
バーズ・ビークの短い素子分離酸化膜を、また集積度は
必要なく、性能のよい能動素子が必要な部分ではバーズ
・ビークの比較的長い基板へ与えるストレスの小さい素
子分離酸化膜全提供する。
以下、この発明の一実施例を図について説明する。第３
図は本発明の一実施例による半導体記憶装置の製造にお
ける２種類の素子分離酸化膜の形成法の概念と断面図を
示し、バーズ・ビークの形状の制御には下敷き酸化膜（
６）の膜厚を変化させる事によって行う。
図は本発明の一実施例による半導体記憶装置の製造にお
ける２種類の素子分離酸化膜の形成法の概念と断面図を
示し、バーズ・ビークの形状の制御には下敷き酸化膜（
６）の膜厚を変化させる事によって行う。
集積度を必要とするメモリ・セル部の分離酸化膜は下敷
き酸化ＨＡ厚２００〜３００人で形成し、能動素子の多
い周辺回路部においては下敷き酸化膜厚５００〜６００
人でこれを形成した。酸化時のマスクとなるシリコン窒
化膜は全面にわたって６００〜８００人の膜厚を用いて
いる。下敷き酸化膜厚１００Å以下・シリコン窒化膜厚
１０００Å以上にすると、はとんどバーズ・ビークのな
い形状の分離酸化膜を得る事も可能であるが、この場合
はシリコン基板へ与えるストレスが大きくなり、ＭＯＳ
）ランジスタの性能が著しく劣化する。
き酸化ＨＡ厚２００〜３００人で形成し、能動素子の多
い周辺回路部においては下敷き酸化膜厚５００〜６００
人でこれを形成した。酸化時のマスクとなるシリコン窒
化膜は全面にわたって６００〜８００人の膜厚を用いて
いる。下敷き酸化膜厚１００Å以下・シリコン窒化膜厚
１０００Å以上にすると、はとんどバーズ・ビークのな
い形状の分離酸化膜を得る事も可能であるが、この場合
はシリコン基板へ与えるストレスが大きくなり、ＭＯＳ
）ランジスタの性能が著しく劣化する。
チップ内における下敷き酸化膜厚の部分的な制御は、第
４図に示す様に写真製版・エツチング・ＣｖＤｆｔ：用
いて行う。
４図に示す様に写真製版・エツチング・ＣｖＤｆｔ：用
いて行う。
まず第４図（ａ）に示す様に、シリコン基板（５）上に
下敷き酸化膜３００−４００人（６）全熱酸化によって
形成し、写真製版・エツチング技術を用いて厚めの下敷
き酸化膜を必要としない部分の窒化膜を除去する。次い
てレジスト除去後、再び酸化膜２００〜３００人をＣＶ
Ｄ法によって形成する。最後にＣＶＤ法を用いて酸化時
のマスクとなるシリコン鼠化膜（７）を形成する。
下敷き酸化膜３００−４００人（６）全熱酸化によって
形成し、写真製版・エツチング技術を用いて厚めの下敷
き酸化膜を必要としない部分の窒化膜を除去する。次い
てレジスト除去後、再び酸化膜２００〜３００人をＣＶ
Ｄ法によって形成する。最後にＣＶＤ法を用いて酸化時
のマスクとなるシリコン鼠化膜（７）を形成する。
この様に部分的に厚さの異なる下敷き酸化膜及び均一膜
厚のシリコン窒化ｇＡを形成した後、再び写真製版・エ
ツチング及び熱酸化法を用いて素子分離用酸化膜を形成
すると、バーズ・ビークの長さの異なる分離酸化ｍを得
る事が出来る。
厚のシリコン窒化ｇＡを形成した後、再び写真製版・エ
ツチング及び熱酸化法を用いて素子分離用酸化膜を形成
すると、バーズ・ビークの長さの異なる分離酸化ｍを得
る事が出来る。
第５図にシリコン窒化膜厚を一定（〜７００人）にした
際の下敷き酸化膜とバーズ・ビークの関係を、第６図に
バーズ・ビーク量とメモリ・セル内コンデンサーの関係
金示す。下敷き酸化膜厚が１５０八以下になるとシリコ
ン基板内に多数の転位が発生し、ＭＯＳ ）ランジスタ
のテール電流が著しく増加する事がわかっている。
際の下敷き酸化膜とバーズ・ビークの関係を、第６図に
バーズ・ビーク量とメモリ・セル内コンデンサーの関係
金示す。下敷き酸化膜厚が１５０八以下になるとシリコ
ン基板内に多数の転位が発生し、ＭＯＳ ）ランジスタ
のテール電流が著しく増加する事がわかっている。
従って、〜ｐｏｏｏ人の酸化膜を用いて素子分離全行う
場合、メモリ・セル部では１５０〜２０ＯＡ、周辺部で
は５００Å以上の下敷き酸化膜を用いる事によって、半
導体記憶装置の集積度及び性能の最適化金はかる事が出
来る。
場合、メモリ・セル部では１５０〜２０ＯＡ、周辺部で
は５００Å以上の下敷き酸化膜を用いる事によって、半
導体記憶装置の集積度及び性能の最適化金はかる事が出
来る。
なお、上記実施例では半導体記憶装置について説明した
が、他の半導体回路全般に応用出来、上記実施例と同様
の効果を奏する。
が、他の半導体回路全般に応用出来、上記実施例と同様
の効果を奏する。
以上の様に、この発明によれば半導体集積回路における
素子分離窒化膜の形状を部分的に制御したあで、集積度
と素子の性能の最適化をはかる事が出来る。
素子分離窒化膜の形状を部分的に制御したあで、集積度
と素子の性能の最適化をはかる事が出来る。
第１図はこの発明の一実施例による半導体装置の構造を
示す図、第２図は選択酸化法による素子分離酸化膜の形
成方法を示す図、第３図は形状の異なる分離酸化膜の形
成方法の概念図、第４図は部分的に厚さの異なる下敷き
酸化膜の形成方法を示す図、第６図は下敷き酸化膜厚と
バーズ・ビークの大きさの関係を示す図、第６図はバー
ズ−・ビ一りとメモリ・セルのコンデンサーの容ｉｔ示
す図である。 ］・・・半導体集積回路、２・・・メモリ・セル、３・
・・周辺回路、４・・・分離酸化膜、５・・・７リコン
基板、６・・・下敷き酸化膜、ツ・・・シリコン窒化膜
、８・・・レジスト、９・・・ボロン注大頭域、１０・
・チャンネルカット領域 なお、図中同一符号は同−又は相当部分金量す。
示す図、第２図は選択酸化法による素子分離酸化膜の形
成方法を示す図、第３図は形状の異なる分離酸化膜の形
成方法の概念図、第４図は部分的に厚さの異なる下敷き
酸化膜の形成方法を示す図、第６図は下敷き酸化膜厚と
バーズ・ビークの大きさの関係を示す図、第６図はバー
ズ−・ビ一りとメモリ・セルのコンデンサーの容ｉｔ示
す図である。 ］・・・半導体集積回路、２・・・メモリ・セル、３・
・・周辺回路、４・・・分離酸化膜、５・・・７リコン
基板、６・・・下敷き酸化膜、ツ・・・シリコン窒化膜
、８・・・レジスト、９・・・ボロン注大頭域、１０・
・チャンネルカット領域 なお、図中同一符号は同−又は相当部分金量す。
Claims (2)
- （１）半導体集積回路において、第１領域を分離する第
１の分離酸化膜、第２領域を分離し上記第１の分離酸化
膜よりもバーズ・ビークの小さな第２の分離酸化膜で各
素子間の分離を行う事を特徴とした半導体装置。 - （２）半導体基板の第１領域に第１の下敷き酸化膜を形
成する工程、上記半導体基板の第２領域に第１の下敷き
酸化膜より薄い第２の下敷き酸化膜を形成する工程及び
、上記第１、第２の下敷き酸化膜上に耐酸化マスク絶縁
膜を形成する工程、上記耐酸化マスクを選択的に除去し
て、熱酸化によつて上記半導体基板に分離酸化膜を形成
する工程を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20802385A JPS6266645A (ja) | 1985-09-18 | 1985-09-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20802385A JPS6266645A (ja) | 1985-09-18 | 1985-09-18 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6266645A true JPS6266645A (ja) | 1987-03-26 |
| JPH0578937B2 JPH0578937B2 (ja) | 1993-10-29 |
Family
ID=16549391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20802385A Granted JPS6266645A (ja) | 1985-09-18 | 1985-09-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266645A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996029731A1 (fr) * | 1995-03-17 | 1996-09-26 | Hitachi, Ltd. | Dispositif a semi-conducteur et son procede de fabrication |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50137482A (ja) * | 1974-04-18 | 1975-10-31 | ||
| JPS5984543A (ja) * | 1982-11-08 | 1984-05-16 | Hitachi Ltd | バイポ−ラ集積回路装置およびその製造方法 |
-
1985
- 1985-09-18 JP JP20802385A patent/JPS6266645A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50137482A (ja) * | 1974-04-18 | 1975-10-31 | ||
| JPS5984543A (ja) * | 1982-11-08 | 1984-05-16 | Hitachi Ltd | バイポ−ラ集積回路装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996029731A1 (fr) * | 1995-03-17 | 1996-09-26 | Hitachi, Ltd. | Dispositif a semi-conducteur et son procede de fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0578937B2 (ja) | 1993-10-29 |
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Legal Events
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