KR100338948B1 - 반도체 장치의 분리구조 형성방법 - Google Patents

반도체 장치의 분리구조 형성방법 Download PDF

Info

Publication number
KR100338948B1
KR100338948B1 KR1019990057487A KR19990057487A KR100338948B1 KR 100338948 B1 KR100338948 B1 KR 100338948B1 KR 1019990057487 A KR1019990057487 A KR 1019990057487A KR 19990057487 A KR19990057487 A KR 19990057487A KR 100338948 B1 KR100338948 B1 KR 100338948B1
Authority
KR
South Korea
Prior art keywords
substrate
trench
oxide film
exposed
forming
Prior art date
Application number
KR1019990057487A
Other languages
English (en)
Other versions
KR20010056068A (ko
Inventor
신정호
권오범
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990057487A priority Critical patent/KR100338948B1/ko
Publication of KR20010056068A publication Critical patent/KR20010056068A/ko
Application granted granted Critical
Publication of KR100338948B1 publication Critical patent/KR100338948B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 장치의 분리구조 형성방법에 관한 것으로, 종래 반도체 장치의 분리구조 형성방법은 질화막 패턴과 패드산화막을 제거하는 공정에서 얕은 트랜치의 상부측면인 기판의 첨점부가 노출되어 그 첨점부로 전계가 집중되어 누설전류가 발생하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 위치하는 패드산화막과 질화막이 적층된 하드마스크를 이용하여 기판의 일부를 건식식각하여 얕은 트랜치를 형성하는 단계와; 상기 구조의 상부전면에 포토레지스트를 도포하고, 노광 및 현상하여 상기 트랜치 양측의 질화막의 일부를 노출시키는 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 질화막과 그 하부의 패드산화막을 제거하여, 상기 트랜치의 상부측면인 기판의 첨점부를 노출시키는 단계와; 상기 포토레지스트 패턴을 제거하고 열산화공정을 통해 상기 트랜치의 측면 및 저면과, 상기 기판의 첨점부를 포함한 상부영역에 산화막을 형성하는 단계와; 상기 열산화막을 식각하여 노출된 기판의 첨점부를 둥글게 형성한 후, 상기 트랜치 내에 위치하는 분리구조를 형성하는 단계로 구성되어, 기판의 첨점부가 노출될 확률을 줄임과 아울러 그 첨점부를 둥글게 형성하여 노출되는 경우에도 전계의 집중을 방지하여, 반도체 장치의 특성이 열화되는 것을 방지하는 효과가 있다.

Description

반도체 장치의 분리구조 형성방법{MANUFACTURING METHOD FOR ISOLATION IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 분리구조 형성방법에 관한 것으로, 특히 얕은 트랜치 구조에 산화막을 채워 분리구조를 형성할때, 그 얕은 트랜치의 상부측면인 기판의 첨점부를 둥글게 형성하는데 적당하도록 한 반도체 장치의 분리구조 형성방법에 관한 것이다.
도1a 내지 도1c는 종래 반도체 장치의 분리구조 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 패드산화막(2)과 질화막(3)을 순차적으로 증착하고, 사진식각공정을 통해 상기 질화막(3)과 패드산화막(2)의 일부를 식각하여 기판(1)의 일부영역을 노출시킨 후, 그 노출된 기판(1)을 건식식각하여 트랜치를 형성하는 단계(도1a)와; 상기 트랜치의 측면 및 저면을 열산화시켜 산화막(4)을 형성하는 단계(도1b)와; 상기 구조의 상부전면에 산화막을 증착하고, 그 산화막을 평탄화한 후, 질화막(3)과 패드산화막(2)을 제거하여 상기 트랜치 내에 위치하는 분리구조(5)를 형성하는 단계(도1c)로 구성된다.
이하, 상기와 같은 종래 반도체 장치의 분리구조 형성방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 기판(1)의 상부전면에 패드산화막(2)과 질화막(3)을 순차적으로 증착한다.
그 다음, 상기 질화막(3)의 상부전면에 포토레지스트(도면 미도시)를 도포하고 노광 및 현상하여 상기 질화막(3)의 일부영역을 노출시키는 포토레지스트 패턴을 형성한다.
그 다음, 상기 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 질화막(3)과 그 하부의 패드산화막(2)을 식각하여 기판(1)의 일부를 노출시킨다.
그 다음, 상기 포토레지스트 패턴을 제거하고, 상기 질화막(3) 패턴을 식각마스크로 사용하는 건식식각공정으로 상기 노출된 기판(1)을 식각하여 얕은 트랜치 구조를 형성한다.
그 다음, 도1b에 도시한 바와 같이 상기 얕은 트랜치가 형성된 기판(1)을 열산화시킨다. 이때의 열산화공정은 상기 트랜치 형성을 위한 식각공정으로 기판(1)이 손상된 것을 복원시키는 공정이다.
상기와 같은 열산화공정으로 실리콘 영역인 트랜치의 측면과 저면에 산화막(4)이 형성된다.
그 다음, 도1c에 도시한 바와 같이 상기 구조의 상부에 산화막을 증착하고, 그 산화막을 상기 기판(1) 상에 잔존하는 질화막(3) 패턴의 상부가 노출될 때까지 평탄화 한다.
그 다음, 상기 평탄화공정으로 노출되는 질화막(3)을 제거하고, 그 하부의 패드산화막(2)을 제거하여 상기 트랜치 내에 위치하는 분리구조(5)를 형성한다.
그러나, 상기와 같은 종래 반도체 장치의 분리구조 형성방법은 질화막 패턴과패드산화막을 제거하는 공정에서 얕은 트랜치의 상부측면인 기판의 첨점부가 노출되어 이후의 공정에서 분리구조의 측면에 소자를 형성할 경우 그 첨점부로 전계가 집중되어 누설전류가 발생하는 등, 반도체 장치의 특성을 열화시키는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 트랜치 상부측면의 기판을 둥글게 형성하여 전계의 집중을 방지할 수 있는 반도체 장치의 분리구조 제조방법을 제공함에 그 목적이 있다.
도1a 내지 도1c는 종래 반도체 장치의 분리구조 제조공정 수순단면도.
도2a 내지 도2e는 본 발명 반도체 장치의 분리구조 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:패드산화막
3:질화막 4:산화막
5:분리구조
상기와 같은 목적은 기판의 상부에 위치하는 패드산화막과 질화막이 적층된 하드마스크를 이용하여 기판의 일부를 건식식각하여 얕은 트랜치를 형성하는 트랜치 형성단계와; 상기 구조의 상부전면에 포토레지스트를 도포하고, 노광 및 현상하여 상기 트랜치 양측의 질화막의 일부를 노출시키는 패턴을 형성하는 라운드패턴 형성단계와; 상기 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 질화막과 그 하부의 패드산화막을 제거하여, 상기 트랜치의 상부측면인 기판의 첨점부를 노출시키는 첨점부 노출단계와; 상기 포토레지스트 패턴을 제거하고 열산화공정을 통해 상기 트랜치의 측면 및 저면과, 상기 기판의 첨점부를 포함한 상부영역에 산화막을 형성하는 열산화막 형성단계와; 상기 열산화막을 식각하여 노출된 기판의 첨점부를 둥글게 형성한 후, 산화막을 증착하고, 그 산화막을 평탄화하여 상기 잔존하는 질화막의 상부를 노출시킨 다음, 그 질화막과 하부의 패드산화막을 식각하여 상기 트랜치 내에 위치하는 분리구조를 형성하는 첨점부 연마 및 분리구조 형성단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2e는 본 발명 반도체 장치의 분리구조 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 패드산화막(2)과 질화막(3)을 증착한 후, 사진식각공정을 통해 상기 질화막(3)과 패드산화막(2)의 일부를 제거하여, 기판(1)의 일부를 노출시킨 다음, 그 노출된 기판(1)을 식각하여 얕은 트랜치를 형성하는 단계(도2a)와; 상기 구조의 상부전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 트랜치 양측의 질화막(3)을 소정면적 노출시키는 패턴을 형성하는 단계(도2b)와; 상기 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 질화막(3)과 그 하부의 패드산화막(2)을 제거하여, 상기 트랜치의 상부측면인 기판(1)의 첨점부를 노출시키는 단계(도2c)와; 상기 포토레지스트(PR) 패턴을 제거하고 열산화공정을 통해 상기 트랜치의 측면 및 저면과, 상기 기판(1)의 첨점부를 포함한 상부영역에 산화막(4)을 형성하는 단계(도2d)와; 상기 산화막(4)을 식각하여 노출된 기판(1)의 첨점부를 둥글게 형성한 후, 산화막을 증착하고, 그 산화막을 평탄화하여 상기 잔존하는 질화막(3)의 상부를 노출시킨 다음, 그 질화막(3)과 하부의 패드산화막(2)을 식각하여 상기 트랜치 내에 위치하는 분리구조(5)를 형성하는 단계(도2e)를 포함하여 구성된다.
이하, 상기와 같은 본 발명 반도체 장치의 분리구조 형성방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 패드산화막(2)과질화막(3)을 순차적으로 증착한 후, 그 질화막(3)의 상부전면에 포토레지스트(도면 미도시)를 도포하고, 노광 및 현상하여 상기 질화막(3)의 일부를 노출시키는 패턴을 형성한다.
그 다음, 상기 포토레지스트 패턴을 식각마스크로 하는 식각공정으로 노출된 질화막(3)과 그 하부의 패드산화막(2)을 식각하여 기판(1)의 일부를 노출시킨다.
그 다음, 상기 포토레지스트 패턴을 제거하고, 상기 잔존하는 질화막(3) 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 기판(1)을 식각하여 얕은 트랜치 구조를 형성한다.
그 다음, 도2b에 도시한 바와 같이 상기 구조의 상부전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 형성된 트랜치 주변의 질화막(3)을 소정의 면적으로 노출시키는 패턴을 형성한다.
그 다음, 도2c에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 질화막(3)과 그 하부의 패드산화막(2)을 식각하여 상기 트랜치의 상부측면인 기판(1)의 첨점부를 노출시킨다.
그 다음, 도2d에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 제거하고, 열산화공정을 실시하여 상기 식각에 의해 손상된 기판(1)을 복원한다.
상기의 열산화공정으로 실리콘 영역인 트랜치의 측면, 저면 및 상기 노출된 첨점부의 상부에 산화막(4)이 형성된다.
그 다음, 도2e에 도시한 바와 같이 상기 산화막(4)을 제거하여 상기 기판(1)의 첨점부가 둥글게 형성되도록 한다. 이때의 식각은 산화막(4)이 기판(1)의 상부뿐만 아니라 하부측으로도 형성됨을 이용함과 아울러 넓은 면에서 보다 첨점부와 같이 면적이 좁은 영역에서 식각이 잘이루어짐을 이용한 것이다.
그 다음, 상기 구조의 상부전면에 산화막을 증착하고, 그 산화막을 상기 질화막(3)이 노출될 때까지 평탄화하며, 그 평탄화로 노출된 질화막(3)과 그 하부의 패드산화막(2)을 식각하여 상기 트랜치 내에 위치하는 분리구조(5)를 형성한다.
이와 같이 트랜치의 주변부인 기판(1)의 일부영역상에도 산화막을 증착함으로써, 분리구조의 형성시 종래에 비해 기판(1)의 첨점부가 노출될 확률이 적으며, 노출되더라도 그 기판의 첨점부가 둥글게 연마된 상태이므로, 전계의 집중에 의한 누설전류의 발생 등의 문제가 발생하지 않게 된다.
상기한 바와 같이 본 발명은 기판에 트랜치를 형성하고, 그 트랜치의 상부측면인 기판의 첨점부를 노출시키는 패턴을 형성한 후, 열산화막의 형성 및 그 열산화막의 식각으로 상기 노출된 첨점부를 둥글게 형성한 다음, 그 트랜치 내에 분리구조를 형성함으로써, 기판의 첨점부가 노출될 확률을 줄임과 아울러 그 첨점부를 둥글게 형성하여 노출되는 경우에도 전계의 집중을 방지하여, 반도체 장치의 특성이 열화되는 것을 방지하는 효과가 있다.

Claims (1)

  1. 기판의 상부에 위치하는 패드산화막과 질화막이 적층된 하드마스크를 이용하여 기판의 일부를 건식식각하여 얕은 트랜치를 형성하는 트랜치 형성단계와; 상기 구조의 상부전면에 포토레지스트를 도포하고, 노광 및 현상하여 상기 트랜치 양측의 질화막의 일부를 노출시키는 패턴을 형성하는 라운드패턴 형성단계와; 상기 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 질화막과 그 하부의 패드산화막을 제거하여, 상기 트랜치의 상부측면인 기판의 첨점부를 노출시키는 첨점부 노출단계와; 상기 포토레지스트 패턴을 제거하고 열산화공정을 통해 상기 트랜치의 측면 및 저면과, 상기 기판의 첨점부를 포함한 상부영역에 산화막을 형성하는 열산화막 형성단계와; 상기 열산화막을 식각하여 노출된 기판의 첨점부를 둥글게 형성한 후, 산화막을 증착하고, 그 산화막을 질화막이 노출될때까지 평탄화하는 단계와; 상기 노출된 질화막과 하부의 패드산화막을 식각하여 상기 트랜치 내에 위치하는 분리구조를 형성하는 첨점부 연마 및 분리구조 형성단계로 이루어진 것을 특징으로 하는 반도체 장치의 분리구조 형성방법.
KR1019990057487A 1999-12-14 1999-12-14 반도체 장치의 분리구조 형성방법 KR100338948B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990057487A KR100338948B1 (ko) 1999-12-14 1999-12-14 반도체 장치의 분리구조 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990057487A KR100338948B1 (ko) 1999-12-14 1999-12-14 반도체 장치의 분리구조 형성방법

Publications (2)

Publication Number Publication Date
KR20010056068A KR20010056068A (ko) 2001-07-04
KR100338948B1 true KR100338948B1 (ko) 2002-05-31

Family

ID=19625670

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990057487A KR100338948B1 (ko) 1999-12-14 1999-12-14 반도체 장치의 분리구조 형성방법

Country Status (1)

Country Link
KR (1) KR100338948B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040021371A (ko) * 2002-09-04 2004-03-10 아남반도체 주식회사 반도체 소자의 셀로우 트렌치 분리막 형성 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5712185A (en) * 1996-04-23 1998-01-27 United Microelectronics Method for forming shallow trench isolation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5712185A (en) * 1996-04-23 1998-01-27 United Microelectronics Method for forming shallow trench isolation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040021371A (ko) * 2002-09-04 2004-03-10 아남반도체 주식회사 반도체 소자의 셀로우 트렌치 분리막 형성 방법

Also Published As

Publication number Publication date
KR20010056068A (ko) 2001-07-04

Similar Documents

Publication Publication Date Title
JP3670455B2 (ja) 浅いトレンチ分離法を用いて製造された半導体装置及びその製造方法
US5677232A (en) Methods of fabricating combined field oxide/trench isolation regions
US5830773A (en) Method for forming semiconductor field region dielectrics having globally planarized upper surfaces
KR100338948B1 (ko) 반도체 장치의 분리구조 형성방법
KR100536051B1 (ko) 서브-그라운드룰 형상제조방법
KR100313523B1 (ko) 반도체 장치의 분리구조 형성방법
KR100278883B1 (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100608343B1 (ko) 반도체소자의 격리영역 형성방법
KR100868925B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100286901B1 (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100237749B1 (ko) 반도체 장치의 소자 분리막 형성방법
KR100781872B1 (ko) 소자분리막 형성 방법
KR100712983B1 (ko) 반도체 소자의 평탄화 방법
KR100223911B1 (ko) 반도체 소자의 격리영역 형성방법
KR100364125B1 (ko) 반도체소자의소자분리막제조방법
KR100396792B1 (ko) 반도체소자의 격리영역 화학기계적 연마방법
KR100281140B1 (ko) 반도체 소자의 제조 방법
KR19990005535A (ko) 반도체소자의 격리막 형성방법
KR100204911B1 (ko) 반도체장치의 플러그 형성 방법
KR100700283B1 (ko) 반도체소자의 소자분리용 트랜치 형성방법
KR100561513B1 (ko) 반도체 소자의 셸로우 트렌치 소자분리 방법
KR20010038753A (ko) 반도체 장치의 분리구조 제조방법
KR20040002225A (ko) 반도체소자의 소자분리막 형성방법
KR20020054664A (ko) 반도체소자의 소자분리막 형성방법
KR20010009388A (ko) 반도체 장치의 트랜치 분리구조 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee