JPH02148739A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02148739A JPH02148739A JP63302532A JP30253288A JPH02148739A JP H02148739 A JPH02148739 A JP H02148739A JP 63302532 A JP63302532 A JP 63302532A JP 30253288 A JP30253288 A JP 30253288A JP H02148739 A JPH02148739 A JP H02148739A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
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- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、得にＧａＡｓ
ＦＥＴ等のチップの分割方法に関するものである。
ＦＥＴ等のチップの分割方法に関するものである。
ＧａＡｓＦＥＴ等では熱抵抗低減、ソースインダクタン
スの低減のため、ＧａＡｓ基板を厚さ数十μｍと薄くし
、裏面よりソース電極への貫通孔を開け、裏面側に放熱
電極（Ｐｌａｔｅｄ ）ｆｅａｔ ５ｉｎｋ；以下、Ｐ
Ｈ３と略す）を設けたものが使用されている。
スの低減のため、ＧａＡｓ基板を厚さ数十μｍと薄くし
、裏面よりソース電極への貫通孔を開け、裏面側に放熱
電極（Ｐｌａｔｅｄ ）ｆｅａｔ ５ｉｎｋ；以下、Ｐ
Ｈ３と略す）を設けたものが使用されている。
以下、このようなＧａＡｓＦＥＴの製造方法を第２図（
ａ）〜（ｆ）を用いて説明する。
ａ）〜（ｆ）を用いて説明する。
まず第２図（ａ）に示すように、ソース電極１、ゲート
電極２及びドレイン電極３が形成されたウェハ状態の半
導体基板４の主表面に貼付用ワックス７等を用いてガラ
ス基板６を貼りつけ、基板４の裏面からエツチングをし
て所望の厚さ（数十μｍ）に薄層化し、その後、第２図
Ｃｂ）に示すようにこの半導体基板４の裏面にレジスト
パターン９を形成し、これをマスクに基板４にエツチン
グ処理を行って裏面よりソース電極１に達する貫通孔を
形成する（第２図（Ｃ１）、次に前記レジスト９の除去
後、金層と他の金属Ｎ（例えばニッケル層等）からなる
ＰＨＳメッキ用下地金属層１）の形成を行い、その後ダ
イシング域にレジストパターン１０を形成しく第２図（
ｄ））、このレジストパターン１０をマスクとしてＰＨ
Ｓメッキを施して放熱電極（ＰＩｓ）１２を形成する（
第２図（ａ））、＋（７）後、前記レジストパターン１
０を除去し、ＰＨＳメッキ１２をマスクとしてＰＨＳメ
ッキ用下地金属層１）をエツチング除去し、続いてＧａ
Ａｓ基板４をエツチングしてチップの分離を行なう（第
２図（ｒ））− 〔発明が解決しようとする課題〕 ところで従来の製造方法によれば、Ｐｌ（Ｓメッキ下地
層１）としては、選択電解メーツキの給電層として、ま
た、基板４とＰＨＳメッキｌ１Ｉ１２との接合を強める
ためのものとして、金層及び他の金属層等が無電解メッ
キ等により形成されている。
電極２及びドレイン電極３が形成されたウェハ状態の半
導体基板４の主表面に貼付用ワックス７等を用いてガラ
ス基板６を貼りつけ、基板４の裏面からエツチングをし
て所望の厚さ（数十μｍ）に薄層化し、その後、第２図
Ｃｂ）に示すようにこの半導体基板４の裏面にレジスト
パターン９を形成し、これをマスクに基板４にエツチン
グ処理を行って裏面よりソース電極１に達する貫通孔を
形成する（第２図（Ｃ１）、次に前記レジスト９の除去
後、金層と他の金属Ｎ（例えばニッケル層等）からなる
ＰＨＳメッキ用下地金属層１）の形成を行い、その後ダ
イシング域にレジストパターン１０を形成しく第２図（
ｄ））、このレジストパターン１０をマスクとしてＰＨ
Ｓメッキを施して放熱電極（ＰＩｓ）１２を形成する（
第２図（ａ））、＋（７）後、前記レジストパターン１
０を除去し、ＰＨＳメッキ１２をマスクとしてＰＨＳメ
ッキ用下地金属層１）をエツチング除去し、続いてＧａ
Ａｓ基板４をエツチングしてチップの分離を行なう（第
２図（ｒ））− 〔発明が解決しようとする課題〕 ところで従来の製造方法によれば、Ｐｌ（Ｓメッキ下地
層１）としては、選択電解メーツキの給電層として、ま
た、基板４とＰＨＳメッキｌ１Ｉ１２との接合を強める
ためのものとして、金層及び他の金属層等が無電解メッ
キ等により形成されている。
ＰＨＳメッキＪｉ１２と基板４との接合を強めるために
用いられるＮ１層等では、接合強度は充分であるが、前
記第２図（ｆ）でのエツチングによるダイシング域の開
孔が困難であり、開孔パターンが不揃いとなる。このた
め基板エツチングによるチップ分割の際、チップ表面形
状は前記ＰＨＳメッキ下地層１）のエツチングによる開
孔パターンが反映され、チップ寸法の不揃い、オーバエ
ツチング等が発生し歩留りの低下を招く。またＰＨ３下
地金属１）の最上層は一般に金であり、選択電解メッキ
用レジストパターン１０の下にしみ込みが発生し、金メ
ッキつながりが起こりやすく、チップ分割を困難にして
いる。
用いられるＮ１層等では、接合強度は充分であるが、前
記第２図（ｆ）でのエツチングによるダイシング域の開
孔が困難であり、開孔パターンが不揃いとなる。このた
め基板エツチングによるチップ分割の際、チップ表面形
状は前記ＰＨＳメッキ下地層１）のエツチングによる開
孔パターンが反映され、チップ寸法の不揃い、オーバエ
ツチング等が発生し歩留りの低下を招く。またＰＨ３下
地金属１）の最上層は一般に金であり、選択電解メッキ
用レジストパターン１０の下にしみ込みが発生し、金メ
ッキつながりが起こりやすく、チップ分割を困難にして
いる。
この発明は上記のような問題点を解消するためになされ
たもので、ＰＨＳメッキと基板との付着強度を劣化させ
ることなく、エツチングによるチップ分割を容易にし、
チップ寸法精度のよいチップを歩留りよく供給できる半
導体装置の製造方法を提供することを目的とする。
たもので、ＰＨＳメッキと基板との付着強度を劣化させ
ることなく、エツチングによるチップ分割を容易にし、
チップ寸法精度のよいチップを歩留りよく供給できる半
導体装置の製造方法を提供することを目的とする。
この発明に係る半導体装置の製造方法は、一方の主面に
半導体素子や電極を形成した半導体基板の他の主面のダ
イシング域にエツチング容易な金属を給電層として形成
し、その給電層の上に選択メッキ用レジストパターンを
形成し、ＰＨ３下地金属を無電解メッキにて選択的に形
成し、その後ＰＨＳメッキを選択電解メッキで形成し、
ＰＨＳメッキをマスクとしてエツチングによりＰＨ３下
地層を除去するとともに基板の露出した部分をエツチン
グして基板をチップ状態に分割するようにしたものであ
る。
半導体素子や電極を形成した半導体基板の他の主面のダ
イシング域にエツチング容易な金属を給電層として形成
し、その給電層の上に選択メッキ用レジストパターンを
形成し、ＰＨ３下地金属を無電解メッキにて選択的に形
成し、その後ＰＨＳメッキを選択電解メッキで形成し、
ＰＨＳメッキをマスクとしてエツチングによりＰＨ３下
地層を除去するとともに基板の露出した部分をエツチン
グして基板をチップ状態に分割するようにしたものであ
る。
この発明においては、基板とＰＨＳメッキの接合部には
接合強度の高いＮｉ層を無電解メッキで形成し、ダイシ
ング域にはエツチングの容易な金属を被着するようにし
たので、基板とＰＨＳメッキとの接合強度を劣化させる
ことなべ、ダイシング域のエツチングを容易にでき、精
度よくチップ分割ができ、歩留りよくチップを製造でき
る。
接合強度の高いＮｉ層を無電解メッキで形成し、ダイシ
ング域にはエツチングの容易な金属を被着するようにし
たので、基板とＰＨＳメッキとの接合強度を劣化させる
ことなべ、ダイシング域のエツチングを容易にでき、精
度よくチップ分割ができ、歩留りよくチップを製造でき
る。
以下、この発明の一実施例を図について説明する。
第１図（ａ）〜（ｈ）は本発明の一実施例による半導体
装置の製造方法を示す各工程の断面図であり、図におい
て、４はＧａＡｓ基板、１，２．３はそれぞれ該Ｇ ａ
Ａ ｓ基板４上に形成されたソース電極、ゲート電極
、及びドレイン電極、５．９．１０はパターニング用の
レジスト、６は基板４をＦｉＩＪｉ化し一連の工程を行
う際ウェハを保持するガラス板、７はウェハをガラス板
６に貼りつけるための貼付用ワックス、８は選択電界メ
ッキを行う際の給電層、１）はＰＨＳメッキ下地用金属
層で例えば金層とＮｉ層等からなり、無電解メッキで形
成される。１２は上記ＧａＡｓ基板４の裏面に形成され
たＰＨＳメッキ層で、放熱電極となっている。１３は基
板４のエツチング除去された部分である。
装置の製造方法を示す各工程の断面図であり、図におい
て、４はＧａＡｓ基板、１，２．３はそれぞれ該Ｇ ａ
Ａ ｓ基板４上に形成されたソース電極、ゲート電極
、及びドレイン電極、５．９．１０はパターニング用の
レジスト、６は基板４をＦｉＩＪｉ化し一連の工程を行
う際ウェハを保持するガラス板、７はウェハをガラス板
６に貼りつけるための貼付用ワックス、８は選択電界メ
ッキを行う際の給電層、１）はＰＨＳメッキ下地用金属
層で例えば金層とＮｉ層等からなり、無電解メッキで形
成される。１２は上記ＧａＡｓ基板４の裏面に形成され
たＰＨＳメッキ層で、放熱電極となっている。１３は基
板４のエツチング除去された部分である。
次に製造方法について説明する。
まず、ＧａＡｓ基板４上にソース電極１、ゲート電極２
及びドレイン電極３を形成する（第１図（ａ））。
及びドレイン電極３を形成する（第１図（ａ））。
そして基板４をガラス板６にワックス７等で貼り付け、
裏面より所望の厚さまで薄層化する。そしてＰＨ３を選
択電解メッキで行う際の給電層をダイシング域に設ける
レジストパターン５を形成する（第１図（ｂｌ）。
裏面より所望の厚さまで薄層化する。そしてＰＨ３を選
択電解メッキで行う際の給電層をダイシング域に設ける
レジストパターン５を形成する（第１図（ｂｌ）。
次にレジストパターン５をマスクとしてチタンを最上層
とするＴ ｉ ／ Ａ ｕからなる給電層金属８を蒸着
リフトオフ法により形成しく第１図（Ｃ））、基板４の
裏面よりソース電極１への貫通孔（以下バイアホールと
称する）用のレジストパターン９を形成する（第１図（
ｄ））。
とするＴ ｉ ／ Ａ ｕからなる給電層金属８を蒸着
リフトオフ法により形成しく第１図（Ｃ））、基板４の
裏面よりソース電極１への貫通孔（以下バイアホールと
称する）用のレジストパターン９を形成する（第１図（
ｄ））。
その後レジストパターン９をマスクとして基板４をエツ
チングし、バイアホールを形成する（第１図（ｅ））。
チングし、バイアホールを形成する（第１図（ｅ））。
次にレジスト９の除去後、選択電解メッキでＰＨ３１２
を形成するためのレジストパターン１０を前記ダイシン
グ域に形成した給電層金属８上に形成し、その後、ＰＨ
Ｓメッキ用下地下地金属１）電解メッキで形成する（第
１図（ｆ））。
を形成するためのレジストパターン１０を前記ダイシン
グ域に形成した給電層金属８上に形成し、その後、ＰＨ
Ｓメッキ用下地下地金属１）電解メッキで形成する（第
１図（ｆ））。
その後、Ｓ亥しジストパターン１０をマスクにＰＨＳメ
ブキを施して、選択的にＰＨＳメッキＮ１２を形成する
（第１図（沿）。
ブキを施して、選択的にＰＨＳメッキＮ１２を形成する
（第１図（沿）。
そしてダイシング域のレジスト１０を除去し、ＰＨＳメ
ッキ層１２をマスクとしてダイシング域の給電層金属８
を除去し、さらにＧａＡｓ基板４をエツチングしてチッ
プとチップとを分離する（第１図（ｈ））。この後各チ
ップをガラス板６から外して洗浄する。
ッキ層１２をマスクとしてダイシング域の給電層金属８
を除去し、さらにＧａＡｓ基板４をエツチングしてチッ
プとチップとを分離する（第１図（ｈ））。この後各チ
ップをガラス板６から外して洗浄する。
次に作用効果について説明する。
このような本実施例によれば、基板４のチップ分割を行
なうダイシング域にはエツチングの容易な金属で給電層
８を形成するとともに給電Ｎ８の上部にレジストパター
ン１０を設け、しかもＰＨＳメッキ下地層としては、レ
ジスト１０上には無電解メッキが被着しないことを利用
して、ＰＨＳメッキ１２形成部のみに無電解メッキによ
りＧａＡｓ基板４とＰＨＳメッキ１２との接合を強くす
る、例えばＡｕ及びＮｉ層などからなる金属層を形成し
たので、ＰＨＳメッキ下地ｔｉｌｌをダイシング域より
分離できるとともに選択的に形成でき、ＧａＡｓ基板４
とＰＨＳメッキ１２との接合を強く保持したまま、ＰＨ
Ｓメッキ１２をマスクとしたダイシング域の給電層金属
８のエツチングを容易にでき、これによりＧａＡｓ基板
４のエツチング開始パターン精度が向上でき、ＧａＡｓ
基板エツチング後のチップ寸法を揃えることができると
ともに、ウェハ面内のエツチングのアンバラ、ンスを防
止することができ、歩留りよ（チップ分割を行なうこと
ができる。
なうダイシング域にはエツチングの容易な金属で給電層
８を形成するとともに給電Ｎ８の上部にレジストパター
ン１０を設け、しかもＰＨＳメッキ下地層としては、レ
ジスト１０上には無電解メッキが被着しないことを利用
して、ＰＨＳメッキ１２形成部のみに無電解メッキによ
りＧａＡｓ基板４とＰＨＳメッキ１２との接合を強くす
る、例えばＡｕ及びＮｉ層などからなる金属層を形成し
たので、ＰＨＳメッキ下地ｔｉｌｌをダイシング域より
分離できるとともに選択的に形成でき、ＧａＡｓ基板４
とＰＨＳメッキ１２との接合を強く保持したまま、ＰＨ
Ｓメッキ１２をマスクとしたダイシング域の給電層金属
８のエツチングを容易にでき、これによりＧａＡｓ基板
４のエツチング開始パターン精度が向上でき、ＧａＡｓ
基板エツチング後のチップ寸法を揃えることができると
ともに、ウェハ面内のエツチングのアンバラ、ンスを防
止することができ、歩留りよ（チップ分割を行なうこと
ができる。
またＰＨＳメッキ１２の給電層金属８として最上層に金
を用いると、ＰＨＳメッキ時に選択電解メッキ用レジス
トパターン１０の下に金メッキがしみ込み、メッキつな
がりを起こす場合があるが、給電層金属８として金及び
チタンを用い、しかもチタンを最上層にした場合には、
チタンに電解メッキが被着しにくいのでレジストパター
ン１０の下の金メッキのつながりを防止でき、歩留よく
チップ分割がおこなえる。
を用いると、ＰＨＳメッキ時に選択電解メッキ用レジス
トパターン１０の下に金メッキがしみ込み、メッキつな
がりを起こす場合があるが、給電層金属８として金及び
チタンを用い、しかもチタンを最上層にした場合には、
チタンに電解メッキが被着しにくいのでレジストパター
ン１０の下の金メッキのつながりを防止でき、歩留よく
チップ分割がおこなえる。
なお、本実施例ではＰＨＳメッキ１２の下地金属１）と
してＡｕ及びＮｉの無電解メッキを用いたが、これは基
板４とメッキ１２の接合を強くするものであれば他の無
電解メッキでもよい。
してＡｕ及びＮｉの無電解メッキを用いたが、これは基
板４とメッキ１２の接合を強くするものであれば他の無
電解メッキでもよい。
以上のようにこの発明に係る半導体装置の製造方法によ
れば、ダイシング域にエツチング容易な金属を給電層と
して用い、その給電層の上に選択メッキ用レジストパタ
ーンを形成し、ＰＨ５下地金属を無電解メッキにて形成
し、選択的にＰＨ３下地金属を形成し、その後ＰＨＳメ
ッキを選択電解メッキで形成するようにしたので、エツ
チングによるチップ分割の際、ダイシング域の金属除去
が容易となり、基板エツチング開始パターンを精度良く
でき、チップ分割後のチップ寸法の精度向上及びウェハ
面内のチップ寸法のバラツキの抑制を図ることができ、
基板と放熱電極との付着強度を劣化させることなく歩留
りよくチップ分割を行うことができる。さらに、給電層
金属として金及びチタンを使用し最上層にチタンを用い
るとメッキつながりを防止でき、より精度よくチップ分
割が行える効果がある。
れば、ダイシング域にエツチング容易な金属を給電層と
して用い、その給電層の上に選択メッキ用レジストパタ
ーンを形成し、ＰＨ５下地金属を無電解メッキにて形成
し、選択的にＰＨ３下地金属を形成し、その後ＰＨＳメ
ッキを選択電解メッキで形成するようにしたので、エツ
チングによるチップ分割の際、ダイシング域の金属除去
が容易となり、基板エツチング開始パターンを精度良く
でき、チップ分割後のチップ寸法の精度向上及びウェハ
面内のチップ寸法のバラツキの抑制を図ることができ、
基板と放熱電極との付着強度を劣化させることなく歩留
りよくチップ分割を行うことができる。さらに、給電層
金属として金及びチタンを使用し最上層にチタンを用い
るとメッキつながりを防止でき、より精度よくチップ分
割が行える効果がある。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す断面図、第２図は従来の半導体装置の製造方法
を示す断面図である。 図において、１はソース電極、２はゲート電極、３はド
レイン電極、４はＧａＡｓ基板、５，９゜１０はパター
ニング用レジスト、６はガラス板、７は貼付用ワックス
、８は選択電界メッキ用給電層金属、１）はＰＨＳメッ
キ下地基板、１０は選択メッキ用レジスト、１２は放熱
電極（ＰＨメッキ）である。 なお図中同一符号は同−又は相当部分を示す。
法を示す断面図、第２図は従来の半導体装置の製造方法
を示す断面図である。 図において、１はソース電極、２はゲート電極、３はド
レイン電極、４はＧａＡｓ基板、５，９゜１０はパター
ニング用レジスト、６はガラス板、７は貼付用ワックス
、８は選択電界メッキ用給電層金属、１）はＰＨＳメッ
キ下地基板、１０は選択メッキ用レジスト、１２は放熱
電極（ＰＨメッキ）である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）一方の主面に半導体素子及びその電極が形成され
たウェハ状態の半導体基板の他の主面に放熱電極を形成
し、チップ状態に分割する工程を含む半導体装置の製造
方法において、 上記ウェハ状態の半導体基板を他の主面側よりラッピン
グエッチしてその厚さを所望の基板厚にする第１の工程
と、 上記基板の他の主面のダイシング部にエッチングにより
除去容易な金属を選択的に蒸着する第２の工程と、 上記基板の他の主面より上記半導体素子の電極に達する
貫通孔を形成する第３の工程と、 上記第２の工程でダイシング部に選択的に蒸着した金属
の上部に、放熱電極を選択的に形成するためのレジスト
パターンを形成する第４の工程と、無電解メッキにて上
記放熱電極の下地層を形成し、その後厚メッキの放熱電
極を形成する第５の工程と、 上記放熱電極を選択的に形成するためのレジストパター
ンを除去した後、上記厚メッキをマスクとして上記放熱
電極の下地層を選択的に除去するとともに上記基板の露
出した部分をエッチングしてチップ状態に分割する第６
の工程とを含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302532A JPH02148739A (ja) | 1988-11-29 | 1988-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302532A JPH02148739A (ja) | 1988-11-29 | 1988-11-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148739A true JPH02148739A (ja) | 1990-06-07 |
Family
ID=17910099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63302532A Pending JPH02148739A (ja) | 1988-11-29 | 1988-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148739A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1988
- 1988-11-29 JP JP63302532A patent/JPH02148739A/ja active Pending
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