JPS63224344A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63224344A JPS63224344A JP62058112A JP5811287A JPS63224344A JP S63224344 A JPS63224344 A JP S63224344A JP 62058112 A JP62058112 A JP 62058112A JP 5811287 A JP5811287 A JP 5811287A JP S63224344 A JPS63224344 A JP S63224344A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal
- bump
- electrode
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 56
- 239000002184 metal Substances 0.000 claims abstract description 56
- 239000000956 alloy Substances 0.000 claims abstract description 16
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 16
- 238000010438 heat treatment Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229910052804 chromium Inorganic materials 0.000 claims abstract description 4
- 229910052748 manganese Inorganic materials 0.000 claims abstract description 4
- 229910052759 nickel Inorganic materials 0.000 claims abstract description 4
- 229910052720 vanadium Inorganic materials 0.000 claims abstract description 4
- 229910052742 iron Inorganic materials 0.000 claims abstract 2
- 229910052719 titanium Inorganic materials 0.000 claims abstract 2
- 238000000151 deposition Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 238000007747 plating Methods 0.000 claims description 6
- 239000011347 resin Substances 0.000 claims description 5
- 229920005989 resin Polymers 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 239000010953 base metal Substances 0.000 abstract description 3
- 238000004544 sputter deposition Methods 0.000 abstract description 3
- 229910052802 copper Inorganic materials 0.000 abstract description 2
- 238000002161 passivation Methods 0.000 abstract description 2
- 239000010931 gold Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 230000035882 stress Effects 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000003746 solid phase reaction Methods 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体素子の信号入出力用電極として、バンプ
と称する金属突起電極を電極ノ母ツド上に形成する半導
体装置の製造方法に関する。
と称する金属突起電極を電極ノ母ツド上に形成する半導
体装置の製造方法に関する。
（従来の技術）
従来の半導体装置のバンプ形成工程を第２図を用いて説
明する。第２図（凰）において、拡散済みのＳｔ基板１
上に５ｔＯ２膜２が形成され、その上にＡｔ電極パッド
３が形成されている。Ａｔ電極パッド３の上の部分を開
孔した保護用のＳ ｉ 、、’Ｎ４膜４が半導体素子上
の全面に被覆されている。まず、この基板の全面に真空
蒸着法によυ１０００〜２０００ Ｘ厚のＴ１層を形成
し、その上に連続して１０００〜２０００ ＸのＰｄ層
を蒸着することによりＴＩ／Ｐｄの２層金属膜５を形成
する。次に同図（ｂ）において、液状ホトレジスト６を
スピンナー塗布（約１．２μｍ厚）し、電極パッド３の
上部にのみ、所望の大きさのバンプ径を〆ぜターニング
開孔する。同図（、）において、ホトレジスト６をメッ
キマスクとし、前記Ｔｌ／Ｐｄ金属膜５を電解メッキの
一方の電極（この場合には陰極）として、電極／４’ツ
ド３上部にのみ選択的にＡｕ ７を析出させる。次に、
ホトレジスト６の除去を行ない、析出させたＡｕ ｒを
マスクにして、電極パッド上部以外のＴｉ／Ｐｄ金属膜
５をエツチング除去する（同図ｄ）。このようにしてＡ
ｔ電極パッド３上部に、Ａｎ −Ａｔ相互拡散抑制層で
あるＴｉ／Ｐｄ金属膜５を介してＡｕバンプ７を形成す
る。
明する。第２図（凰）において、拡散済みのＳｔ基板１
上に５ｔＯ２膜２が形成され、その上にＡｔ電極パッド
３が形成されている。Ａｔ電極パッド３の上の部分を開
孔した保護用のＳ ｉ 、、’Ｎ４膜４が半導体素子上
の全面に被覆されている。まず、この基板の全面に真空
蒸着法によυ１０００〜２０００ Ｘ厚のＴ１層を形成
し、その上に連続して１０００〜２０００ ＸのＰｄ層
を蒸着することによりＴＩ／Ｐｄの２層金属膜５を形成
する。次に同図（ｂ）において、液状ホトレジスト６を
スピンナー塗布（約１．２μｍ厚）し、電極パッド３の
上部にのみ、所望の大きさのバンプ径を〆ぜターニング
開孔する。同図（、）において、ホトレジスト６をメッ
キマスクとし、前記Ｔｌ／Ｐｄ金属膜５を電解メッキの
一方の電極（この場合には陰極）として、電極／４’ツ
ド３上部にのみ選択的にＡｕ ７を析出させる。次に、
ホトレジスト６の除去を行ない、析出させたＡｕ ｒを
マスクにして、電極パッド上部以外のＴｉ／Ｐｄ金属膜
５をエツチング除去する（同図ｄ）。このようにしてＡ
ｔ電極パッド３上部に、Ａｎ −Ａｔ相互拡散抑制層で
あるＴｉ／Ｐｄ金属膜５を介してＡｕバンプ７を形成す
る。
（発明が解決しようとする問題点〕
上述し九従来のバンプ電極形成方法によれば、メッキ析
出時に残留するＡｕ−々ングの内部応力１０２〜１０５
Ｋｆ／ｃＩＫ”のためのクラック発生、及び例えばＡｔ
電極パッドとノ９ツ７ベーシ冒／膜（８１，Ｎ４）４の
熱膨張係数の違い（具体的にはＡｔ〜２ Ｘ １０−’
／Ｋ 。
出時に残留するＡｕ−々ングの内部応力１０２〜１０５
Ｋｆ／ｃＩＫ”のためのクラック発生、及び例えばＡｔ
電極パッドとノ９ツ７ベーシ冒／膜（８１，Ｎ４）４の
熱膨張係数の違い（具体的にはＡｔ〜２ Ｘ １０−’
／Ｋ 。
Ｓｉ、Ｎ４〜２４Ｘ１０／Ｋ）などによる半導体素子の
動作時の温度上昇における・臂ツシペーシＮ／膜のクラ
ック発生などがあり、バンプ電極形成によるワイヤレス
実装の信頼性及び歩留り向上の低下を招いていた。
動作時の温度上昇における・臂ツシペーシＮ／膜のクラ
ック発生などがあり、バンプ電極形成によるワイヤレス
実装の信頼性及び歩留り向上の低下を招いていた。
本発明は、熱処理によりて生じるバンプ電極下の第１．
第２金属層の合金層及びＺｒ層によってＡｕバンプと下
地金属との拡散を抑え、またバンプ付近の金属層間の内
部応力を抑え、またバンプと下地金属との間の強度を向
上させ、またバンプの硬度を低減させてリード電極とバ
ンプの接合性を向上させ、またパッシペーシッン膜のク
ラックの発生を抑制させ、バンプ電極形成によるワイヤ
レス実装の情、頼性の向上をはかることを目的とする。
第２金属層の合金層及びＺｒ層によってＡｕバンプと下
地金属との拡散を抑え、またバンプ付近の金属層間の内
部応力を抑え、またバンプと下地金属との間の強度を向
上させ、またバンプの硬度を低減させてリード電極とバ
ンプの接合性を向上させ、またパッシペーシッン膜のク
ラックの発生を抑制させ、バンプ電極形成によるワイヤ
レス実装の情、頼性の向上をはかることを目的とする。
（問題点を解決するための手段と作用）本発明は、半導
体素子の信号入出力用電極として、バンプと称する金属
突起電極を電極パッド上に形成する半導体装置の製造方
法において、集積回路素子の形成された半導体基板上の
電極ノ４ッド上部を含む全面に、Ｚｒ層でなる第１金属
層を形成する工程と、前記第１金属層上部に連続して第
２金属層を全面に形成する工程と、前記第２金属層上の
バンプ電極形成予定領域に開孔部を有する感光性絶縁樹
脂膜を被着する工程と、メッキ法により前記開孔部の前
記第２金属層上にバンプ電極となる金属を析出する工程
と、前記バンプ金属析出後前記感光性絶縁樹脂膜を除去
する工程と、前記金属バンプ電極析出済みの半導体基板
に低温熱処理を施し前記第１．第２金属層間にこれら合
金層を形成する工程と、前記バンプ金属析出領域以外の
前記第２金属層、合金層、第１金属層をエツチング除去
する工程とを具備し九ことを特徴とする。すなわち本発
明は、半導体素子の信号入出用電極としてバンプを電極
ノ母ツド上に形成する半導体装置の製造方法において、
電極ノタッド上に例えばス・Ｉツタリング法によりＺｒ
層を形成し、その上にこれと合金層を形成するＴｌ 、
Ｖ、Ｃｒ 、Ｍｎ 、Ｃｏ 、Ｎｉ 、Ｆ＠ 。
体素子の信号入出力用電極として、バンプと称する金属
突起電極を電極パッド上に形成する半導体装置の製造方
法において、集積回路素子の形成された半導体基板上の
電極ノ４ッド上部を含む全面に、Ｚｒ層でなる第１金属
層を形成する工程と、前記第１金属層上部に連続して第
２金属層を全面に形成する工程と、前記第２金属層上の
バンプ電極形成予定領域に開孔部を有する感光性絶縁樹
脂膜を被着する工程と、メッキ法により前記開孔部の前
記第２金属層上にバンプ電極となる金属を析出する工程
と、前記バンプ金属析出後前記感光性絶縁樹脂膜を除去
する工程と、前記金属バンプ電極析出済みの半導体基板
に低温熱処理を施し前記第１．第２金属層間にこれら合
金層を形成する工程と、前記バンプ金属析出領域以外の
前記第２金属層、合金層、第１金属層をエツチング除去
する工程とを具備し九ことを特徴とする。すなわち本発
明は、半導体素子の信号入出用電極としてバンプを電極
ノ母ツド上に形成する半導体装置の製造方法において、
電極ノタッド上に例えばス・Ｉツタリング法によりＺｒ
層を形成し、その上にこれと合金層を形成するＴｌ 、
Ｖ、Ｃｒ 、Ｍｎ 、Ｃｏ 、Ｎｉ 、Ｆ＠ 。
Ｃｕのいずれかの金属層を例えばスパッタリング法によ
り形成し、低温熱処理を施すことによって、Ｚｒ層とこ
の上の金属層間に合金層を生じさせる。
り形成し、低温熱処理を施すことによって、Ｚｒ層とこ
の上の金属層間に合金層を生じさせる。
このために下地金属とバンプの強度を向上させると同時
に、上記低温熱処理によシ、バンプの硬度が低減してリ
ード電極とバンプの接合性が向上し、かつ金属層間の内
部応力が緩和する。またパッジページ冒ン膜のクラック
の発生を抑制させることもできるようにしたものである
。
に、上記低温熱処理によシ、バンプの硬度が低減してリ
ード電極とバンプの接合性が向上し、かつ金属層間の内
部応力が緩和する。またパッジページ冒ン膜のクラック
の発生を抑制させることもできるようにしたものである
。
（実施例）
以下、本発明の実施例を第１図をもちいて説明する。ま
ず第１図（ａ）のように、すでにトランジスタ、ダイオ
ード等の素子が形成された半導体基板１ノの絶縁膜上に
選択的にアルミニウム電極パッドＩ２を形成する。この
アルミニウムｔｊＬｍノ’ツド１２上を含む半導体基板
Ｉノ全面に窒化シリコンから成る絶縁膜１３を被覆し、
ホトリソグラフィ技術を用いてアルミニウム電極１２上
の絶縁膜１３を開孔する。このシリコン窒化膜１３は半
導体基板１１に形成された回路素子の／４ツシベーシｌ
ン膜として作用する。なお、このバクシペーション膜は
窒化シリコンに限定されない。つづいて開孔部を含む全
面にスフ９ツタリング法にょＦ） Ｚｎ層１４を１００
０Ｘ形成し、その上１ｃ Ｓａ、Ｔｉ、Ｖ、Ｃｒ。
ず第１図（ａ）のように、すでにトランジスタ、ダイオ
ード等の素子が形成された半導体基板１ノの絶縁膜上に
選択的にアルミニウム電極パッドＩ２を形成する。この
アルミニウムｔｊＬｍノ’ツド１２上を含む半導体基板
Ｉノ全面に窒化シリコンから成る絶縁膜１３を被覆し、
ホトリソグラフィ技術を用いてアルミニウム電極１２上
の絶縁膜１３を開孔する。このシリコン窒化膜１３は半
導体基板１１に形成された回路素子の／４ツシベーシｌ
ン膜として作用する。なお、このバクシペーション膜は
窒化シリコンに限定されない。つづいて開孔部を含む全
面にスフ９ツタリング法にょＦ） Ｚｎ層１４を１００
０Ｘ形成し、その上１ｃ Ｓａ、Ｔｉ、Ｖ、Ｃｒ。
Ｍｎ、Ｃｏ、Ｎｉ、Ｃｕのうちのいずれかよシなる金属
層１６を、同様にスパッタリング法により１０００Ｘ形
成する。次に第１図伽）に示されるようにフォトレゾス
ト１７を全面に被覆し、アルミニウム電極パッド１２上
でＡｕバンプを形成する部分をホトリングラフイエ程を
経て開孔する。この後、第１図（ｅ）に示すような金バ
ンプｘｓをメッキにょ膜形成する。
層１６を、同様にスパッタリング法により１０００Ｘ形
成する。次に第１図伽）に示されるようにフォトレゾス
ト１７を全面に被覆し、アルミニウム電極パッド１２上
でＡｕバンプを形成する部分をホトリングラフイエ程を
経て開孔する。この後、第１図（ｅ）に示すような金バ
ンプｘｓをメッキにょ膜形成する。
次にレジスト１７を除去し、３５０１：で熱処理を行な
う。この低温熱処理により、２１層１４と金属層１６と
の界面で低温固相反応が起こり、合金層１９が形成され
る。つづいて少なくともアルミニウム電極パッド１２上
に残る程度に金属層１６及び合金層１９及びＺｒ層１４
をＨＦ−Ｈ２０混液などでエツチング除去し、第１図（
、）の如く電極が形成される。
う。この低温熱処理により、２１層１４と金属層１６と
の界面で低温固相反応が起こり、合金層１９が形成され
る。つづいて少なくともアルミニウム電極パッド１２上
に残る程度に金属層１６及び合金層１９及びＺｒ層１４
をＨＦ−Ｈ２０混液などでエツチング除去し、第１図（
、）の如く電極が形成される。
このように形成された電極は低温熱処理のために合金層
１９が形成されている。しかして上記低温熱処理のため
に金属層（１２，１４１１６，１８，１９等）間の内部
応力を緩和し、同時にＡｕバンプ１８の硬度がその再結
晶によシ析出時（メッキ時）の１／２以下に低減するた
め、リード電極との接合性が向上する。又、動作時の素
子の温度上昇による熱応力の不整合が（シリコン窒化膜
１３と金属層１６及びＺｒ層１４の熱膨張係数が近いた
めに）少ないのテ、Ａｕ”ング１８の周辺部のパッジペ
ージ言ン膜のクラックの発生を抑制する。また金属層１
９は合金層なので、バンプ１８と下地金属との間の接合
強度が向上するものである。
１９が形成されている。しかして上記低温熱処理のため
に金属層（１２，１４１１６，１８，１９等）間の内部
応力を緩和し、同時にＡｕバンプ１８の硬度がその再結
晶によシ析出時（メッキ時）の１／２以下に低減するた
め、リード電極との接合性が向上する。又、動作時の素
子の温度上昇による熱応力の不整合が（シリコン窒化膜
１３と金属層１６及びＺｒ層１４の熱膨張係数が近いた
めに）少ないのテ、Ａｕ”ング１８の周辺部のパッジペ
ージ言ン膜のクラックの発生を抑制する。また金属層１
９は合金層なので、バンプ１８と下地金属との間の接合
強度が向上するものである。
［発明の効果］
以上説明した如く本発明によれば、熱処理によって生じ
るバンプ電極下の第１．第２金属層の合金層及びＺｒ層
によってＡｕバンプと下地金属との拡散を抑え、またバ
ンプ付近の金属層間の内部応力を抑え、またバンプと下
地金属との間の強度を向上させ、またバンプの硬度を低
減させてリード電極とバンプの接合性を向上させ、また
素子動作時の温度上昇による熱応力の不整合が少なくで
きるので、バンプ周辺のパッジページ璽ン膜のクラック
の発生を抑制させ、バンプ電極形成によるワイヤレス実
装の信頼性の向上をはかることができるものである。
るバンプ電極下の第１．第２金属層の合金層及びＺｒ層
によってＡｕバンプと下地金属との拡散を抑え、またバ
ンプ付近の金属層間の内部応力を抑え、またバンプと下
地金属との間の強度を向上させ、またバンプの硬度を低
減させてリード電極とバンプの接合性を向上させ、また
素子動作時の温度上昇による熱応力の不整合が少なくで
きるので、バンプ周辺のパッジページ璽ン膜のクラック
の発生を抑制させ、バンプ電極形成によるワイヤレス実
装の信頼性の向上をはかることができるものである。
第１図は本発明の一実施例の製造工程を示す断面図、第
２図は従来装置の製造工程を示す断面図である。 １ノ・・・半導体基盤、１２・・・Ａ４電極、１３・・
・シリコン窒化膜、１４−Ｚｒ層、１６−８ｅ、Ｔ％、
Ｖ ＋ Ｃｒ ＊ Ｍ” ｐＣｏ 、Ｎｉ 、Ｃｕ等の
金属層、１９・・・熱処理によって生じる合金。 出願人代理人 弁理士 玲 江 武 彦（ａ） （ｃ） 第１図
２図は従来装置の製造工程を示す断面図である。 １ノ・・・半導体基盤、１２・・・Ａ４電極、１３・・
・シリコン窒化膜、１４−Ｚｒ層、１６−８ｅ、Ｔ％、
Ｖ ＋ Ｃｒ ＊ Ｍ” ｐＣｏ 、Ｎｉ 、Ｃｕ等の
金属層、１９・・・熱処理によって生じる合金。 出願人代理人 弁理士 玲 江 武 彦（ａ） （ｃ） 第１図
Claims (2)
- （１）半導体素子の信号入出用電極として、バンプと称
する金属突起電極を電極パッド上に形成する半導体装置
の製造方法において、集積回路素子の形成された半導体
基板上の電極パッド上部を含む全面に、Ｚｒ層でなる第
１金属層を形成する工程と、前記第１金属層上部に連続
して第２金属層を全面に形成する工程と、前記第２金属
層上のバンプ電極形成予定領域に開孔部を有する感光性
絶縁樹脂膜を被着する工程と、メッキ法により前記開孔
部の前記第２金属層上にバンプ電極となる金属を析出す
る工程と、前記バンプ金属析出後前記感光性絶縁樹脂膜
を除去する工程と、前記金属バンプ電極析出済みの半導
体基板に低温熱処理を施し前記第１、第２金属層間にこ
れらの合金層を形成する工程と、前記バンプ金属析出領
域以外の前記第２金属層、合金層、第１金属層をエッチ
ング除去する工程とを具備したことを特徴とする半導体
装置の製造方法。 - （２）前記第２金属が、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、
Ｃｏ、Ｎｉ、Ｃｕのいずれかよりなる金属層であること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058112A JPS63224344A (ja) | 1987-03-13 | 1987-03-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058112A JPS63224344A (ja) | 1987-03-13 | 1987-03-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63224344A true JPS63224344A (ja) | 1988-09-19 |
Family
ID=13074895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62058112A Pending JPS63224344A (ja) | 1987-03-13 | 1987-03-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63224344A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319813B1 (ko) * | 2000-01-03 | 2002-01-09 | 윤종용 | 유비엠 언더컷을 개선한 솔더 범프의 형성 방법 |
| US6817071B2 (en) | 1999-04-28 | 2004-11-16 | Murata Manufacturing Co., Ltd. | Method of manufacturing surface acoustic wave device having bump electrodes |
| WO2022249500A1 (ja) * | 2021-05-27 | 2022-12-01 | 石原ケミカル株式会社 | アンダーバリアメタルとソルダー層とを含む構造体及び構造体の製造方法 |
-
1987
- 1987-03-13 JP JP62058112A patent/JPS63224344A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6817071B2 (en) | 1999-04-28 | 2004-11-16 | Murata Manufacturing Co., Ltd. | Method of manufacturing surface acoustic wave device having bump electrodes |
| EP1049253B1 (en) * | 1999-04-28 | 2013-06-05 | Murata Manufacturing Co., Ltd. | Surface acoustic wave device having bump electrodes and method for producing the same |
| KR100319813B1 (ko) * | 2000-01-03 | 2002-01-09 | 윤종용 | 유비엠 언더컷을 개선한 솔더 범프의 형성 방법 |
| WO2022249500A1 (ja) * | 2021-05-27 | 2022-12-01 | 石原ケミカル株式会社 | アンダーバリアメタルとソルダー層とを含む構造体及び構造体の製造方法 |
| JP2022182186A (ja) * | 2021-05-27 | 2022-12-08 | 石原ケミカル株式会社 | アンダーバリアメタルとソルダー層とを含む構造体 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6433427B1 (en) | Wafer level package incorporating dual stress buffer layers for I/O redistribution and method for fabrication | |
| JPH04326534A (ja) | 半導体装置のチップボンディング方法 | |
| KR20010029097A (ko) | 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법 | |
| JP2008021849A (ja) | 半導体装置 | |
| US6528417B1 (en) | Metal patterned structure for SiN surface adhesion enhancement | |
| JPS63224344A (ja) | 半導体装置の製造方法 | |
| JP2000164617A (ja) | チップサイズパッケージおよびその製造方法 | |
| TWM629323U (zh) | 覆晶封裝結構 | |
| JP3259562B2 (ja) | バンプ付き半導体装置の製造方法 | |
| US8735277B2 (en) | Methods for producing an ultrathin semiconductor circuit | |
| JPH0638417B2 (ja) | 半導体装置 | |
| JPH0677232A (ja) | 半導体装置のバンプ電極構造およびその形成方法 | |
| JP2003218151A (ja) | 無電解メッキバンプの形成方法、半導体装置及びその製造方法 | |
| JP3506686B2 (ja) | 半導体装置の製造方法 | |
| JP2007165437A (ja) | 半導体装置およびその製造方法 | |
| JPH03101233A (ja) | 電極構造及びその製造方法 | |
| JPS62210649A (ja) | 半導体装置 | |
| JPH05299420A (ja) | 半導体装置 | |
| JPH08124925A (ja) | 半導体装置 | |
| TW455957B (en) | Manufacturing method and structure of mixed type wafer level package | |
| JP2002305216A (ja) | 半導体装置及びその製造方法 | |
| JP2727605B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000357702A (ja) | 半導体装置及びその製造方法 | |
| JPH04278543A (ja) | 半導体装置及びその製造方法 | |
| JPH01161735A (ja) | 半導体装置 |