JPH06112236A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06112236A JPH06112236A JP28063192A JP28063192A JPH06112236A JP H06112236 A JPH06112236 A JP H06112236A JP 28063192 A JP28063192 A JP 28063192A JP 28063192 A JP28063192 A JP 28063192A JP H06112236 A JPH06112236 A JP H06112236A
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- electrode
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- dissipation electrode
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
Landscapes
- Dicing (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】
【構成】 ウエハ表面形成後にダイシング域６を最終基
板厚みまでエッチングしてその内部に金メッキ７を形成
し、裏面側より前記金メッキ部７まで基板１を薄膜化さ
せ基板裏面全面に放熱電極(1) １０を形成し、さらにダ
イシング域を除いて選択的に放熱電極(2) １２を形成し
て、ダイサーカット４によるチップ分割を可能にするよ
うにした。さらにバイアホール無しでソース電極３を接
地できる構造、また放熱電極がバイアホール内に入り込
まない構造のチップ構造とした。 【効果】 ダイサーカット時のカエリが存在せず、ダイ
サーカットを可能にでき、このためチップ分割後でもチ
ップがバラバラにならず組立作業を容易に、かつ自動化
できる。また、チップダイボンド時の高温により放熱電
極が膨張してバイアホール内端面で応力集中してチップ
クラックを発生させるという問題を回避できる。
板厚みまでエッチングしてその内部に金メッキ７を形成
し、裏面側より前記金メッキ部７まで基板１を薄膜化さ
せ基板裏面全面に放熱電極(1) １０を形成し、さらにダ
イシング域を除いて選択的に放熱電極(2) １２を形成し
て、ダイサーカット４によるチップ分割を可能にするよ
うにした。さらにバイアホール無しでソース電極３を接
地できる構造、また放熱電極がバイアホール内に入り込
まない構造のチップ構造とした。 【効果】 ダイサーカット時のカエリが存在せず、ダイ
サーカットを可能にでき、このためチップ分割後でもチ
ップがバラバラにならず組立作業を容易に、かつ自動化
できる。また、チップダイボンド時の高温により放熱電
極が膨張してバイアホール内端面で応力集中してチップ
クラックを発生させるという問題を回避できる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特に半絶縁性ＧａＡｓ基板を用いた電界
効果トランジスタ（ＧａＡｓＦＥＴ）などにおける分割
されたチップの構造及びその製造方法の改良に関するも
のである。
造方法に関し、特に半絶縁性ＧａＡｓ基板を用いた電界
効果トランジスタ（ＧａＡｓＦＥＴ）などにおける分割
されたチップの構造及びその製造方法の改良に関するも
のである。
【０００２】
【従来の技術】一般に、この種の高出力ＧａＡｓＦＥＴ
などにおいては、装置構成での熱抵抗の低減、及びソー
スインダクタンスの低減などを図るために、ゲート電
極，ソース電極、及びドレイン電極などを設けた半絶縁
性ＧａＡｓ基板の厚さを、数１０μｍ程度にまで薄く
し、かつその裏面側からはソース電極への貫通孔を形成
させるとともに、この裏面側において放熱電極（Plated
Heat Sink：以下、ＰＨＳとも呼ぶ）を設けて使用する
ようにしている。
などにおいては、装置構成での熱抵抗の低減、及びソー
スインダクタンスの低減などを図るために、ゲート電
極，ソース電極、及びドレイン電極などを設けた半絶縁
性ＧａＡｓ基板の厚さを、数１０μｍ程度にまで薄く
し、かつその裏面側からはソース電極への貫通孔を形成
させるとともに、この裏面側において放熱電極（Plated
Heat Sink：以下、ＰＨＳとも呼ぶ）を設けて使用する
ようにしている。
【０００３】ここで、従来例によるこのようなＧａＡｓ
ＦＥＴでの概要構成を図５に示す。即ち、図５に示す従
来例構成において、１は半絶縁性ＧａＡｓ基板、２，
３，４はこのＧａＡｓ基板１の主面上にあって、所定位
置を占めて形成される半導体素子のためのそれぞれゲー
ト電極，ソース電極、及びドレイン電極であり、１０′
は前記ＧａＡｓ基板１の裏面側に設けられる放熱電極
（ＰＨＳ）である。しかして、この従来例構成において
は、基板主面に半導体素子及びその電極を形成させた後
に、所望の厚みにまで基板の研削・ポリッシングを行
い、ソースボンディングパッドの裏面よりソースボンデ
ィングパッドに達する貫通孔（バイアホール１５′）を
開け、放熱電極（ＰＨＳ１０′）を形成した後、チップ
ダイシング域（図５の装置の左右両端部に相当）にてエ
ッチング等の手段によりチップ分割をなし、図５に示す
装置構成を得るのである。
ＦＥＴでの概要構成を図５に示す。即ち、図５に示す従
来例構成において、１は半絶縁性ＧａＡｓ基板、２，
３，４はこのＧａＡｓ基板１の主面上にあって、所定位
置を占めて形成される半導体素子のためのそれぞれゲー
ト電極，ソース電極、及びドレイン電極であり、１０′
は前記ＧａＡｓ基板１の裏面側に設けられる放熱電極
（ＰＨＳ）である。しかして、この従来例構成において
は、基板主面に半導体素子及びその電極を形成させた後
に、所望の厚みにまで基板の研削・ポリッシングを行
い、ソースボンディングパッドの裏面よりソースボンデ
ィングパッドに達する貫通孔（バイアホール１５′）を
開け、放熱電極（ＰＨＳ１０′）を形成した後、チップ
ダイシング域（図５の装置の左右両端部に相当）にてエ
ッチング等の手段によりチップ分割をなし、図５に示す
装置構成を得るのである。
【０００４】
【発明が解決しようとする課題】上記に述べたように、
従来例によるＧａＡｓＦＥＴにおいては、その製造に際
して、放熱電極（ＰＨＳ１０′）をマスクに用い、半絶
縁性ＧａＡｓ基板１のエッチングを行うことで、チップ
分割を行うようにしているが、ここで、このようにして
構成されるチップはチップ分割後、チップ同士はバラバ
ラでチップを拾い集めて組立作業を行うことに多大の人
手を要するとともに、自動化を妨げている。さらに、図
６にバイアホール部の拡大断面図を示すように、放熱電
極（ＰＨＳ１０′）は線膨張し、図６の矢印Ａのように
伸びようとする。このため、バイアホール内部壁端面に
は図６に示すような応力集中点Ｂが発生してチップクラ
ックが発生しやすいという問題点があった。
従来例によるＧａＡｓＦＥＴにおいては、その製造に際
して、放熱電極（ＰＨＳ１０′）をマスクに用い、半絶
縁性ＧａＡｓ基板１のエッチングを行うことで、チップ
分割を行うようにしているが、ここで、このようにして
構成されるチップはチップ分割後、チップ同士はバラバ
ラでチップを拾い集めて組立作業を行うことに多大の人
手を要するとともに、自動化を妨げている。さらに、図
６にバイアホール部の拡大断面図を示すように、放熱電
極（ＰＨＳ１０′）は線膨張し、図６の矢印Ａのように
伸びようとする。このため、バイアホール内部壁端面に
は図６に示すような応力集中点Ｂが発生してチップクラ
ックが発生しやすいという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、その目的とするところは、チッ
プ分割後、容易にチップをつかむことができ、組立作業
を簡単に、かつ自動化することのできる、しかもダイボ
ンド時の高温による放熱電極の線膨張によってチップク
ラックを発生させることのない構造の半導体装置および
その製造方法を提供することにある。
ためになされたもので、その目的とするところは、チッ
プ分割後、容易にチップをつかむことができ、組立作業
を簡単に、かつ自動化することのできる、しかもダイボ
ンド時の高温による放熱電極の線膨張によってチップク
ラックを発生させることのない構造の半導体装置および
その製造方法を提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置は、半導体基板の主面に
半導体素子およびその電極を形成し、かつ裏面側に２層
構造の放熱電極を設け、基板１の裏面に接する放熱電極
の外側に該放熱電極に対してチップダイシング域を除い
た大きさの放熱電極を有し、表面側のソース電極と裏面
放熱電極とをチップ周囲で接合した構造としたものであ
る。
に、この発明に係る半導体装置は、半導体基板の主面に
半導体素子およびその電極を形成し、かつ裏面側に２層
構造の放熱電極を設け、基板１の裏面に接する放熱電極
の外側に該放熱電極に対してチップダイシング域を除い
た大きさの放熱電極を有し、表面側のソース電極と裏面
放熱電極とをチップ周囲で接合した構造としたものであ
る。
【０００７】また、この発明にかかる半導体装置は、さ
らにそのソース電極部に基板裏面の第１の放熱電極に達
する貫通孔を有し、金メッキによりソース電極部と基板
裏面の放熱電極部とが接合され、第２の放熱電極は上記
貫通孔部に対応する部分は除いて形成された構造を有す
るものとしたものである。
らにそのソース電極部に基板裏面の第１の放熱電極に達
する貫通孔を有し、金メッキによりソース電極部と基板
裏面の放熱電極部とが接合され、第２の放熱電極は上記
貫通孔部に対応する部分は除いて形成された構造を有す
るものとしたものである。
【０００８】また、この発明にかかる半導体装置の製造
方法は、半導体基板主面に半導体素子およびその電極を
形成し、かつ裏面側に放熱電極を形成してなる半導体装
置を製造するにおいて、基板のダイシング域に対応した
表面上を最終基板厚みの深さまでエッチングした後、放
熱電極と同一材料で被覆させる工程と、前記ウエハの表
面にガラス板を貼りつける工程と、前記ウエハ状態の基
板を裏面側から研削及びポリッシングを行うことにより
表面側よりエッチング，金メッキを行ったダイシング域
が露出するまで薄層化させる工程と、裏面側全面に第１
の放熱電極を形成する工程と、その上にダイシング域内
にレジストパターンを選択的に形成し、該基板裏面に第
２の放熱電極を選択的に金メッキで形成する工程と、前
記レジストパターンを除去した後、ウエハをガラス板よ
り取り外し、該ウエハの主面を洗浄した後に第２の放熱
電極側に粘着シートを貼り付ける工程と、この状態で最
終のチップのテストを行う工程と、ダイサーにて前記放
熱電極を切断してチップを分割する工程とを有するもの
である。
方法は、半導体基板主面に半導体素子およびその電極を
形成し、かつ裏面側に放熱電極を形成してなる半導体装
置を製造するにおいて、基板のダイシング域に対応した
表面上を最終基板厚みの深さまでエッチングした後、放
熱電極と同一材料で被覆させる工程と、前記ウエハの表
面にガラス板を貼りつける工程と、前記ウエハ状態の基
板を裏面側から研削及びポリッシングを行うことにより
表面側よりエッチング，金メッキを行ったダイシング域
が露出するまで薄層化させる工程と、裏面側全面に第１
の放熱電極を形成する工程と、その上にダイシング域内
にレジストパターンを選択的に形成し、該基板裏面に第
２の放熱電極を選択的に金メッキで形成する工程と、前
記レジストパターンを除去した後、ウエハをガラス板よ
り取り外し、該ウエハの主面を洗浄した後に第２の放熱
電極側に粘着シートを貼り付ける工程と、この状態で最
終のチップのテストを行う工程と、ダイサーにて前記放
熱電極を切断してチップを分割する工程とを有するもの
である。
【０００９】また、この発明にかかる半導体装置の製造
方法は、基板主面に半導体素子およびその電極を形成
し、かつ裏面側に放熱電極を形成してなる半導体装置を
製造するにおいて、基板のダイシング域に対応した表面
上とソース電極パッド部の貫通孔を設けるべき部分とを
最終基板厚みの深さまでエッチングした後、放熱電極と
同一材料で被覆させる工程と、前記ウエハの表面にガラ
ス板を貼りつける工程と、前期ウエハ状態の基板を裏面
側から研削及びポリッシングを行うことにより表面側よ
りエッチング，金メッキを行ったダイシング域が露出す
るまで薄層化させる工程と、裏面側全面に第１の放熱電
極を形成する工程と、その上にダイシング域内およびソ
ース電極パッド部の貫通孔を設けた部分とにレジストパ
ターンを選択的に形成し、第２の放熱電極を選択的に金
メッキで形成する工程と、前記レジストパターンを除去
した後、ウエハをガラス板より取り外し、該ウエハの主
面を洗浄した後に第２の放熱電極側に粘着シートを貼り
付ける工程と、この状態で最終のチップのテストを行う
工程と、ダイサーにて前記放熱電極を切断してチップを
分割する工程とを有するものである。
方法は、基板主面に半導体素子およびその電極を形成
し、かつ裏面側に放熱電極を形成してなる半導体装置を
製造するにおいて、基板のダイシング域に対応した表面
上とソース電極パッド部の貫通孔を設けるべき部分とを
最終基板厚みの深さまでエッチングした後、放熱電極と
同一材料で被覆させる工程と、前記ウエハの表面にガラ
ス板を貼りつける工程と、前期ウエハ状態の基板を裏面
側から研削及びポリッシングを行うことにより表面側よ
りエッチング，金メッキを行ったダイシング域が露出す
るまで薄層化させる工程と、裏面側全面に第１の放熱電
極を形成する工程と、その上にダイシング域内およびソ
ース電極パッド部の貫通孔を設けた部分とにレジストパ
ターンを選択的に形成し、第２の放熱電極を選択的に金
メッキで形成する工程と、前記レジストパターンを除去
した後、ウエハをガラス板より取り外し、該ウエハの主
面を洗浄した後に第２の放熱電極側に粘着シートを貼り
付ける工程と、この状態で最終のチップのテストを行う
工程と、ダイサーにて前記放熱電極を切断してチップを
分割する工程とを有するものである。
【００１０】
【作用】この発明においては、基板主面に半導体素子お
よびその電極を形成し、かつ裏面側に２層構造の放熱電
極を形成し、そのうちの外側の第２の放熱電極はチップ
ダイシング域を除いた大きさとし、表面側のソース電極
と裏面放熱電極がチップ周囲で接合される構造としたの
で、ダイサーにて第１の放熱電極を切断してチップを分
割させることが可能であるとともに、これによりチップ
分割後、容易にチップをつかみ、組立作業を簡単、かつ
自動化することが可能である。かつ放熱電極がバイアホ
ール内に入りこまない構造であり、チップダイボンド時
の高温による放熱電極（ＰＨＳ）の線膨張により基板裏
面の端面に応力集中が起こることがなく、このためチッ
プクラックを発生させない構造のものが得られる。
よびその電極を形成し、かつ裏面側に２層構造の放熱電
極を形成し、そのうちの外側の第２の放熱電極はチップ
ダイシング域を除いた大きさとし、表面側のソース電極
と裏面放熱電極がチップ周囲で接合される構造としたの
で、ダイサーにて第１の放熱電極を切断してチップを分
割させることが可能であるとともに、これによりチップ
分割後、容易にチップをつかみ、組立作業を簡単、かつ
自動化することが可能である。かつ放熱電極がバイアホ
ール内に入りこまない構造であり、チップダイボンド時
の高温による放熱電極（ＰＨＳ）の線膨張により基板裏
面の端面に応力集中が起こることがなく、このためチッ
プクラックを発生させない構造のものが得られる。
【００１１】
【実施例】実施例１．以下、この発明の一実施例による
半導体装置およびその製造方法につき図１，図３を用い
て詳細に説明する。
半導体装置およびその製造方法につき図１，図３を用い
て詳細に説明する。
【００１２】図１はこの発明の第１の実施例によるＧａ
ＡｓＦＥＴのチップ構造の概要を模式的に示す断面図、
図３(a) ないし(h) は図１の実施例１のチップ構造の主
要な製造工程を順次模式的に示す各断面図であり、これ
らの図１，図３において、図５及び図６の従来例と同一
符号は同一または相当部分を示す。即ち、図１，図３に
示す実施例１の構成において、１は半絶縁性ＧａＡｓ基
板、２，３及び４はこのＧａＡｓ基板１の主面上にあっ
て、所定位置を占めて形成される半導体素子のためのそ
れぞれゲート電極，ソース電極及びドレイン電極であ
り、また５は上記ダイシング域をエッチングにより形成
するためのレジスト層である。６はエッチングにより形
成されたダイシング域の溝、７はダイシング域６上に形
成された裏面放熱電極と同一材料の金メッキ、８は裏面
研削・ポリッシングのためにガラス板９と貼り合わせる
ためのワックス、１０は裏面側ウエハ全面に形成した第
１の放熱電極（ＰＨＳ(1) ）、１１は第２の放熱電極
（ＰＨＳ(2) ）１２を選択的に形成するためのレジスト
パターン、１３は放熱電極(2) １２側の面に粘りつけ、
ダイシング後チップがばらばらにならないようにする粘
着シート、１４はチップ分割用のダイサーの刃である。
ＡｓＦＥＴのチップ構造の概要を模式的に示す断面図、
図３(a) ないし(h) は図１の実施例１のチップ構造の主
要な製造工程を順次模式的に示す各断面図であり、これ
らの図１，図３において、図５及び図６の従来例と同一
符号は同一または相当部分を示す。即ち、図１，図３に
示す実施例１の構成において、１は半絶縁性ＧａＡｓ基
板、２，３及び４はこのＧａＡｓ基板１の主面上にあっ
て、所定位置を占めて形成される半導体素子のためのそ
れぞれゲート電極，ソース電極及びドレイン電極であ
り、また５は上記ダイシング域をエッチングにより形成
するためのレジスト層である。６はエッチングにより形
成されたダイシング域の溝、７はダイシング域６上に形
成された裏面放熱電極と同一材料の金メッキ、８は裏面
研削・ポリッシングのためにガラス板９と貼り合わせる
ためのワックス、１０は裏面側ウエハ全面に形成した第
１の放熱電極（ＰＨＳ(1) ）、１１は第２の放熱電極
（ＰＨＳ(2) ）１２を選択的に形成するためのレジスト
パターン、１３は放熱電極(2) １２側の面に粘りつけ、
ダイシング後チップがばらばらにならないようにする粘
着シート、１４はチップ分割用のダイサーの刃である。
【００１３】次に本実施例の製造方法について図３を参
照して説明する。本実施例方法においては、まず、半絶
縁性ＧａＡｓ基板１の主面上にあって、所期通りの位置
を占めてゲート電極２、ソース電極３及びドレイン電極
４をそれぞれ形成し、また、このＧａＡｓ基板１のダイ
シング域に対応した表面上をエッチングによって最終基
板厚みまで堀り込んで凹部６を形成する（同図(a))。
照して説明する。本実施例方法においては、まず、半絶
縁性ＧａＡｓ基板１の主面上にあって、所期通りの位置
を占めてゲート電極２、ソース電極３及びドレイン電極
４をそれぞれ形成し、また、このＧａＡｓ基板１のダイ
シング域に対応した表面上をエッチングによって最終基
板厚みまで堀り込んで凹部６を形成する（同図(a))。
【００１４】次に、このダイシング域の凹部６を裏面放
熱電極（ＰＨＳ(1) ）１０と同一材料の金メッキ７で被
覆する。なお、ソース電極３を裏面に接地するために、
金メッキ７はソース電極３上に重なるように形成する
（同図(b))。次いで、これらの各電極２ないし４をそれ
ぞれ形成したウエハ状態でのＧａＡｓ基板１の表面側
に、貼り付け用ワックス８を用いてガラス基板９を貼り
付けておき、この状態でこのＧａＡｓ基板１を、裏面側
から前記金メッキ７が出現するまで研削及びポリッシン
グすることにより薄層化させる（同図(c))。
熱電極（ＰＨＳ(1) ）１０と同一材料の金メッキ７で被
覆する。なお、ソース電極３を裏面に接地するために、
金メッキ７はソース電極３上に重なるように形成する
（同図(b))。次いで、これらの各電極２ないし４をそれ
ぞれ形成したウエハ状態でのＧａＡｓ基板１の表面側
に、貼り付け用ワックス８を用いてガラス基板９を貼り
付けておき、この状態でこのＧａＡｓ基板１を、裏面側
から前記金メッキ７が出現するまで研削及びポリッシン
グすることにより薄層化させる（同図(c))。
【００１５】その後この薄層化されたＧａＡｓ基板１の
裏面側に全面に放熱電極(1) １０を形成し（同図(d))、
さらに、ダイシング域に対応する箇所にレジストパター
ン１１を形成し、その他の部分に放熱電極(2) １２を選
択的に形成する（同図(e))。その後、レジストパターン
１１を除去し、ウエハをガラス板９から取り外し、ウエ
ハを洗浄してワックス８を除去した後に、放熱電極(2)
１２側に粘着シート１３を貼り付ける（同図(f))。
裏面側に全面に放熱電極(1) １０を形成し（同図(d))、
さらに、ダイシング域に対応する箇所にレジストパター
ン１１を形成し、その他の部分に放熱電極(2) １２を選
択的に形成する（同図(e))。その後、レジストパターン
１１を除去し、ウエハをガラス板９から取り外し、ウエ
ハを洗浄してワックス８を除去した後に、放熱電極(2)
１２側に粘着シート１３を貼り付ける（同図(f))。
【００１６】この状態でチップの最終テストを行い、そ
の後にダイシング域６の放熱電極(1) １０をダイサーの
刃１４でカッティングし、チップを分割する（同図
(g))。この状態でチップは分割されているが、各チップ
はチップ粘着シート１３上にあるのでバラバラにならな
い。そしてこの分割チップの状態（同図(h))で、組立装
置によりダイボンドを行うことが可能となる。
の後にダイシング域６の放熱電極(1) １０をダイサーの
刃１４でカッティングし、チップを分割する（同図
(g))。この状態でチップは分割されているが、各チップ
はチップ粘着シート１３上にあるのでバラバラにならな
い。そしてこの分割チップの状態（同図(h))で、組立装
置によりダイボンドを行うことが可能となる。
【００１７】このような本実施例１の半導体装置では、
２層の放熱電極１０，１２により薄いウェハ１の強度向
上ができ、しかも下層放熱電極１２がダイシング域６に
存在しないので、ダイサーカット時のカエリも生ぜず、
ダイサーカットを可能にできる。また粘着シート１３を
貼り付けているので、チップ分割後でもチップがバラバ
ラにならず、組立作業を容易に行うことができ、かつこ
れを自動化することができる。またバイアホール無しで
ソース電極３を接地できる構造、かつ放熱電極がバイア
ホール内に入り込まない構造のチップ構造としたので、
チップダイボンド時の高温により放熱電極が膨張してバ
イアホール内端面で応力集中が発生し、チップクラック
を発生させるというような問題を回避できる効果があ
る。
２層の放熱電極１０，１２により薄いウェハ１の強度向
上ができ、しかも下層放熱電極１２がダイシング域６に
存在しないので、ダイサーカット時のカエリも生ぜず、
ダイサーカットを可能にできる。また粘着シート１３を
貼り付けているので、チップ分割後でもチップがバラバ
ラにならず、組立作業を容易に行うことができ、かつこ
れを自動化することができる。またバイアホール無しで
ソース電極３を接地できる構造、かつ放熱電極がバイア
ホール内に入り込まない構造のチップ構造としたので、
チップダイボンド時の高温により放熱電極が膨張してバ
イアホール内端面で応力集中が発生し、チップクラック
を発生させるというような問題を回避できる効果があ
る。
【００１８】実施例２．図２はこの発明の第２の実施例
によるＧａＡｓＦＥＴのチップ構造を模式的に示す断面
図であり、図４は、本実施例２の装置の製造方法を示す
図である。これらの図において、１５は基板表面側から
形成したバイアホール、１６はバイアホール１５に対応
した位置に形成した空洞である。
によるＧａＡｓＦＥＴのチップ構造を模式的に示す断面
図であり、図４は、本実施例２の装置の製造方法を示す
図である。これらの図において、１５は基板表面側から
形成したバイアホール、１６はバイアホール１５に対応
した位置に形成した空洞である。
【００１９】本実施例２のＧａＡｓＦＥＴチップは、基
板主面側のソース電極部３より基板裏面の第１の放熱電
極１０に達する貫通孔１５を有するものであり、上記第
２の放熱電極１２は、この貫通孔１５に対応する部分
は、除去されて空洞１６となっている構造を有するもの
である。
板主面側のソース電極部３より基板裏面の第１の放熱電
極１０に達する貫通孔１５を有するものであり、上記第
２の放熱電極１２は、この貫通孔１５に対応する部分
は、除去されて空洞１６となっている構造を有するもの
である。
【００２０】本実施例２の製造方法は、図３の実施例１
のそれと同様な製造フローであるが、図４(a) に示すよ
うに、ダイシング域６を開口する時に表面ソースボンデ
ィングパッド３域においてダイシング域６と同様にエッ
チングによりバイアホール１５の開口を行う。そして、
図４(b) に示すように、金メッキ７，７′をダイシング
域６及びバイアホール部１５に形成し、以下図３と同様
なフローを行い、かつ図４(e) において、上記バイアホ
ール１５に相当する部分にもレジストパターン１１′を
形成することにより、図２に示しかつ上述したように、
ソースボンディングパッド３域にバイアホール１５を有
し、その裏面に空胴１６を有するチップ構造を得る。
のそれと同様な製造フローであるが、図４(a) に示すよ
うに、ダイシング域６を開口する時に表面ソースボンデ
ィングパッド３域においてダイシング域６と同様にエッ
チングによりバイアホール１５の開口を行う。そして、
図４(b) に示すように、金メッキ７，７′をダイシング
域６及びバイアホール部１５に形成し、以下図３と同様
なフローを行い、かつ図４(e) において、上記バイアホ
ール１５に相当する部分にもレジストパターン１１′を
形成することにより、図２に示しかつ上述したように、
ソースボンディングパッド３域にバイアホール１５を有
し、その裏面に空胴１６を有するチップ構造を得る。
【００２１】このような実施例２においても、上記実施
例１と同様の効果が得られ、さらにチップダイシング域
として、ダイシング域６とバイアホール部１５の２箇所
のうちいずれか所望のものを選択できるチップ構造を得
ることができる。
例１と同様の効果が得られ、さらにチップダイシング域
として、ダイシング域６とバイアホール部１５の２箇所
のうちいずれか所望のものを選択できるチップ構造を得
ることができる。
【００２２】
【発明の効果】以上のように、この発明にかかる半導体
装置およびその製造方法によれば、基板主面に半導体素
子及びその電極を形成し、かつ裏面側に２層構造の放熱
電極を形成し、外側の第１の放熱電極はチップダイシン
グ域を除いた大きさとし、表面側のソース電極と裏面の
第１の放熱電極がチップ周囲で接合される構造としたの
で、ダイサーにて放熱電極を切断してチップを分割させ
ることが可能となり、チップ分割後、容易にチップをつ
かみ、組立作業を簡易かつ自動化することができるとと
もに、放熱電極がバイアホール内に入り込まない構造で
あるため、チップダイボンド時の高温による放熱電極の
膨張に起因する基板端面に集中する応力を回避でき、チ
ップクラックを発生させないものを得ることができる。
装置およびその製造方法によれば、基板主面に半導体素
子及びその電極を形成し、かつ裏面側に２層構造の放熱
電極を形成し、外側の第１の放熱電極はチップダイシン
グ域を除いた大きさとし、表面側のソース電極と裏面の
第１の放熱電極がチップ周囲で接合される構造としたの
で、ダイサーにて放熱電極を切断してチップを分割させ
ることが可能となり、チップ分割後、容易にチップをつ
かみ、組立作業を簡易かつ自動化することができるとと
もに、放熱電極がバイアホール内に入り込まない構造で
あるため、チップダイボンド時の高温による放熱電極の
膨張に起因する基板端面に集中する応力を回避でき、チ
ップクラックを発生させないものを得ることができる。
【図１】この発明の一実施例による電界効果トランジス
タを示す断面構造図。
タを示す断面構造図。
【図２】この発明の第２の実施例による電界効果トラン
ジスタを示す断面構造図。
ジスタを示す断面構造図。
【図３】この発明の一実施例による電界効果トランジス
タチップの主要な製造工程を順次模式的に示す断面図。
タチップの主要な製造工程を順次模式的に示す断面図。
【図４】この発明の第２の実施例による電界効果トラン
ジスタチップの主要な製造工程を順次模式的に示す断面
図。
ジスタチップの主要な製造工程を順次模式的に示す断面
図。
【図５】従来例による電界効果トランジスタを示す断面
構造図。
構造図。
【図６】従来例によるバイアホール端部における放熱電
極の膨張による応力集中を示す断面模式図。
極の膨張による応力集中を示す断面模式図。
１ 半絶縁性ＧａＡｓ基板 ２ ゲート電極 ３ ソース電極 ４ ドレイン電極 ５ ダイシング域エッチング用レジストパターン ６ ダイシング域エッチング溝 ７ ダイシング域金メッキ ７’ バイアホール部金メッキ ８ 貼り付け用ワックス ９ ガラス板 １０ 放熱電極 １１ レジストパターン １２ 放熱電極 １３ 粘着シート １４ チップ分割用ダイサーの刃 １５ バイアホール
Claims (4)
- 【請求項１】 半導体基板の主面に半導体素子およびそ
の電極を形成し、かつ基板裏面側に放熱電極を形成して
なる電界効果トランジスタを有する半導体装置におい
て、 上記放熱電極は、基板裏面に接する第１の放熱電極と、
該第１の放熱電極の基板と反対側に位置する該第１の放
熱電極に比しチップダイシング域を除いた大きさの第２
の放熱電極とからなる２層構造を有し、 上記基板主面側のソース電極と上記基板裏面の第１の放
熱電極とがチップ周囲で接合された構造を有することを
特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記半導体基板はその主面側のソース電極部より上記基
板裏面の第１の放熱電極に達する貫通孔を有し、 金メッキにより上記ソース電極部と上記基板裏面の放熱
電極部とが接合され、 上記第２の放熱電極は上記貫通孔部に対応する部分を除
いて形成された構造を有することを特徴とする半導体装
置。 - 【請求項３】 請求項１の半導体装置を製造する方法に
おいて、 半導体基板の主面上に半導体素子及びその電極を形成す
る工程と、 その後、上記基板のダイシング域に対応する部分を最終
基板厚み以上にエッチングにより堀り込み、該堀り込ま
れたダイシング域を金メッキする工程と、 上記半導体基板の主面上にガラス板を貼りつける工程
と、 上記基板をその裏面から上記金メッキを露出させるまで
所望の厚みに研削・ポリッシングする工程と、 上記基板の裏面全面に第１の放熱電極を形成する工程
と、 上記ダイシング域に対応する部分を選択的に除いて第２
の放熱電極を形成する工程と、 上記基板を上記ガラス板より取り外し該基板の主面側を
洗浄した後に上記第２の放熱電極側に粘着シートを貼り
つける工程と、 ダイサーにて上記ダイシング域の上記第１の放熱電極を
切断してチップを分割する工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項４】 請求項２記載の半導体装置を製造する方
法において、 半導体基板の主面上に半導体素子及びその電極を形成す
る工程と、 その後、上記基板のダイシング域に対応する部分とソー
ス電極パッド部の貫通孔を設けるべき部分を最終基板厚
み以上にエッチングにより堀込み、該堀り込まれたダイ
シング域及びソース電極パッド部貫通孔を金メッキをす
る工程と、 上記半導体基板の主面上にガラス板を貼りつける工程
と、 上記基板をその裏面から上記金メッキを露出させるまで
所望の厚みに研削・ポリッシングする工程と、 上記基板の裏面全面に第１の放熱電極を形成する工程
と、 上記ダイシング域に対応する部分と上記貫通孔部とを選
択的に除いて第２の放熱電極を形成する工程と、 上記基板を上記ガラス板より取り外し該基板の主面側を
洗浄した後に上記第２の放熱電極側に粘着シートを貼り
つける工程と、 ダイサーにて上記ダイシング域の上記第１の放熱電極を
切断してチップを分割する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28063192A JPH06112236A (ja) | 1992-09-25 | 1992-09-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28063192A JPH06112236A (ja) | 1992-09-25 | 1992-09-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112236A true JPH06112236A (ja) | 1994-04-22 |
Family
ID=17627745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28063192A Pending JPH06112236A (ja) | 1992-09-25 | 1992-09-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112236A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872396A (en) * | 1994-10-26 | 1999-02-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with plated heat sink |
| JPH11274108A (ja) * | 1998-03-19 | 1999-10-08 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
| US6335265B1 (en) * | 1999-05-18 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor device and semiconductor device |
| JP2007103595A (ja) * | 2005-10-03 | 2007-04-19 | Tokyo Electron Ltd | 半導体チップ切出し方法および半導体チップ |
| DE19580514B4 (de) * | 1994-05-11 | 2010-10-07 | Chipscale Inc., San Jose | Halbleiterbauelement mit einer umgreifenden Flanschverbindung und Verfahren zu dessen Herstellung |
-
1992
- 1992-09-25 JP JP28063192A patent/JPH06112236A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19580514B4 (de) * | 1994-05-11 | 2010-10-07 | Chipscale Inc., San Jose | Halbleiterbauelement mit einer umgreifenden Flanschverbindung und Verfahren zu dessen Herstellung |
| US5872396A (en) * | 1994-10-26 | 1999-02-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with plated heat sink |
| US5998238A (en) * | 1994-10-26 | 1999-12-07 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device |
| JPH11274108A (ja) * | 1998-03-19 | 1999-10-08 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
| US6335265B1 (en) * | 1999-05-18 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor device and semiconductor device |
| US6603190B2 (en) | 1999-05-18 | 2003-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2007103595A (ja) * | 2005-10-03 | 2007-04-19 | Tokyo Electron Ltd | 半導体チップ切出し方法および半導体チップ |
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