JPH07221051A - 半導体装置の製造方法およびかかる製造方法により製造された半導体装置 - Google Patents

半導体装置の製造方法およびかかる製造方法により製造された半導体装置

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JPH07221051A
JPH07221051A JP6008851A JP885194A JPH07221051A JP H07221051 A JPH07221051 A JP H07221051A JP 6008851 A JP6008851 A JP 6008851A JP 885194 A JP885194 A JP 885194A JP H07221051 A JPH07221051 A JP H07221051A
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Abstract

(57)【要約】 【目的】 基板上に形成された複数の半導体チップが、
ダイシング領域をエッチングして除去した後も整列状態
を維持する半導体装置の製造方法を提供することを目的
とする。 【構成】 基板上に形成されたダイシング領域をエッチ
ングにより除去する際に、基板表面にダイシング領域を
架橋するように、薄い架橋部を残し、前記架橋部を介し
て個々の半導体チップを機械的に結合された状態で形成
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に半導体装置に関
し、一例をあげるなら、基板背面にヒートシンクとして
作用する金属層を備えたいわゆるＰＨＳ（ｐｌａｔｅｄ
Ｈｅａｔ Ｓｉｎｋ）構造を有する高出力半導体装置
の製造に使用して好適な半導体装置の製造方法、および
かかる方法により製造された半導体装置に関する。
【０００２】半導体チップ、特に高出力の半導体装置に
使われる半導体チップでは発熱が大きいため、熱を効率
的に放熱させるため半導体基板を出来るだけ薄く形成
し、さらに裏面に放熱用の金属層を設けたいわゆるＰＨ
Ｓ構造が採用される場合が多い。
【０００３】また、超高周波領域で使われるＧａＡｓＦ
ＥＴあるいはＨＥＭＴ等の高速半導体装置では、ソース
電極を接地するリード線のインダクタンスが利得を阻害
するため、基板中にソース電極に対応して貫通孔すなわ
ちバイアホールを形成し、前記金属層を前記バイアホー
ルを介してソース電極を基板背面の接地電極に接続する
ことで接地配線を極力短縮したＰＨＳ構造が採用される
ことがある。
【０００４】
【従来の技術】従来のＰＨＳ構造を有する半導体を製造
する場合には、通常の厚さの半導体基板の表面に個々の
半導体チップパターンを形成し、次いで半導体基板を裏
返し、前記半導体基板の表面をガラス等の保護板にワッ
クス等により貼付け、さらに前記半導体基板の裏面全体
をダイヤモンド砥石により研削するいわゆるバックグラ
インダ装置を使うことにより基板の厚さを減少させる。
さらに化学エッチングを行うことにより、基板の厚さを
５０μｍ以下に減少させる。かかる工程の後、前記半導
体基板の裏面上に表面の電極パターンに対応するように
レジストパターンを形成し、かかるレジストパターンを
マスクとしてメッキ等により裏面電極を形成する。この
ようにして個々の半導体装置を形成された後、基板には
表面のダイシング溝に沿ってダイシングソーを用いたダ
イシングあるいはエッチングが施され、その結果個々の
チップが分離する。バイアホールを有する半導体装置を
製造する場合には、前記基板裏面にバイアホールの位置
に対応したレジストパターンを形成する。さらに、前記
ダイシング溝に沿ってレジストパターンを形成し、化学
エッチングを行うことにより個々のチップを分離しても
よい。エッチングが完了した状態において、個々のチッ
プは前記ガラス基板上にワックス等により保持されてお
り、前記基板裏面上にバイアホールを埋めるようにヒー
トシンクを兼ねた電極が形成される。さらに、個々の半
導体チップは、ワックスを溶媒により溶解させることに
より前記ガラス基板から分離される。
【０００５】
【発明が解決しようとする課題】上記の工程では、完成
した半導体チップはガラス基板上においては整列してい
るが、ワックスを除去した段階ではかかる整列状態は崩
れてしまう。その結果、かかるチップをパッケージに組
み立てる際に自動工程、例えは自動チップボンダを使っ
た自動組み立て工程を適用するのが困難になってしまう
問題点が生じる。ガラス基板上に整列した状態において
は基板の表面はガラス基板に接しており、放熱電極を形
成された基板の裏面のみが露出している。その結果、か
かるＰＨＳ構造を有する半導体装置ではパッケージの組
立工程の作業効率が非常に悪く、量産化の妨げとなって
いた。
【０００６】そこで、本発明は上記の課題に鑑み、新規
で有用な半導体装置の製造方法およびかかる製造方法に
より製造された半導体装置を提供することを概括的目的
とする。
【０００７】本発明のより具体的な目的は、ワックスを
除去することにより保護基板から取り外した状態におい
ても個々の半導体チップの整列状態が崩れないことを特
徴とするＰＨＳ構造を有する半導体装置の製造方法を提
供することにある。
【０００８】
【課題を解決するための手段】本発明は、上記の課題を
半導体基板上に、分離領域により相互に隔てられた複数
の半導体チップを、相互に整列した整列状態で形成する
チップ形成工程と、前記複数の半導体チップを機械的に
結合する結合部を、前記半導体チップ上に形成する結合
工程と、前記半導体基板を保持基板上に、前記複数の半
導体チップの表面が前記保持基板の表面に対面した状態
で接合媒体により接合する接合工程と、前記分離領域
を、前記複数の半導体チップが前記保持基板の表面に前
記接合媒体により接合された状態で、前記結合部を残し
て除去することにより、前記複数の半導体チップを前記
結合部を除いて相互に分離する第１の分離工程と、前記
接合媒体を除去することにより、前記結合部で相互に機
械的に結合された前記複数の半導体チップを、前記整列
状態を維持したまま前記保持基板から剥離させる剥離工
程と、前記結合部で相互に機械的に結合された個々の半
導体チップを、前記結合部による結合を解除することに
より相互に分離する第２の分離工程とよりなることを特
徴とする半導体装置の製造方法により、または半導体チ
ップの少なくとも一辺に、その一辺に比べて短い幅で設
けられて、チップ分割前に他の半導体チップと結合して
その整列状態を維持する結合部の残部を有することを特
徴とする半導体装置により解決する。
【０００９】
【作用】本発明の特徴によれば、前記半導体チップは、
前記分離領域をダイシングソーを用いたダイシングある
いはエッチングにより除去した状態においても前記結合
部により機械的に結合されており、その結果チップの整
列状態が維持される。従って、自動組み立て装置による
取り扱いが可能となり、半導体装置の製造コストを実質
的に低下させることが出来る。また、かかる構成は手動
でチップをピックアップする場合でも位置の確認が容易
なので、作業の効率化が図られる。
【００１０】好ましい一実施例によれば、前記第２の分
離工程は、前記剥離工程で支持基板から剥離された半導
体チップの裏面を粘着性の媒体上に接着する接着工程
と、前記結合部を分離する工程とを含むことを特徴とす
る。かかる実施例によれば、前記相互に結合された半導
体チップを、前記粘着性の媒体上において、前記整列状
態を崩すことなく個々のチップに分離することが出来、
自動組み立て装置による取り扱いあるいは手動による取
り扱いに適している。
【００１１】好ましい別の一実施例によれば、前記半導
体装置の製造方法は、前記保持基板上に接合された前記
半導体基板の裏面を処理し、前記半導体チップの厚さを
減少させる処理工程と、前記半導体チップの裏面に電極
を形成する堆積工程とを含み、前記処理工程と前記堆積
工程とは前記接合工程の後、前記第１の分離工程よりも
前に実行されることを特徴とする。かかる実施例によれ
ば、非常に薄いＰＨＳ構造を有する半導体チップを、チ
ップの整列状態を崩すことなく形成することが出来、自
動組立装置を使うことにより、超高周波数・大電力の半
導体チップを安価に生産することが可能になる。
【００１２】好ましい別の一実施例によれば、前記結合
工程は、前記複数の半導体チップの各々の表面を、前記
分離領域をも含めて被うように、保護膜を堆積する堆積
工程と、前記保護膜をパターニングして前記半導体チッ
プどうしを結合するパターニング工程とを含むことを特
徴とする。本実施例によれば、前記結合部を前記半導体
チップの保護膜と同時に形成することが出来、結合部を
形成するのに追加される工程数を減少させることが出来
る。 好ましい別の一実施例によれば、前記パターニン
グ工程により、前記保護膜は、前記結合部と、当該結合
部とは別個の独立したチップ表面部とに分離することを
特徴とする。本実施例によれば、前記結合部が破断した
場合に前記半導体チップ表面を保護している保護膜にま
で破断がおよぶことがない。
【００１３】好ましいさらに別の一実施例によれば、前
記結合工程は、前記半導体基板上に、前記分離領域およ
び前記半導体チップが形成される領域を実質的に連続し
て被うように、前記半導体基板とは異なった組成の層を
堆積させる堆積工程を含み、前記チップ形成工程は前記
堆積工程により堆積された層上に機能部を形成する工程
を含むことを特徴とする。本実施例によれば、前記結合
工程を半導体装置を構成する半導体層の堆積工程の一部
として実行することが可能になり、半導体装置の製造工
程を簡略化することが出来る。特に、前記異なった組成
の層は半導体基板表面に形成されるバッファ層であるの
が好ましい。 好ましいさらに別の一実施例によれば、
前記第２の分離工程は、前記剥離工程で支持基板から半
導体チップを個々に分離した後に実行され、各半導体チ
ップの整列状態を維持して粘着性の媒体上に接着する工
程を含むことを特徴とする。
【００１４】好ましいさらに別の一実施例によれば、前
記第２の分離工程は、前記粘着性の媒体を変形させて前
記結合部を破断することで、各半導体チップの前記結合
部による結合を解除する工程を含むことを特徴とする。
本実施例によれば、前記半導体チップは前記粘着性媒体
上に保持されているため、前記粘着性媒体を変形させて
チップを個々に分離させても、チップの整列状態が崩れ
ることがない。
【００１５】好ましいさらに別の一実施例によれば、前
記第２の分離工程は、前記結合部をエッチングすること
で、各半導体チップの前記結合部による結合を解除する
工程を含むことを特徴とする。本実施例によれば、前記
結合部による結合を解除する際に前記半導体チップに実
質的な応力が加えられることがなく、従って前記第２の
分離工程を前記剥離工程の後で実行しても前記半導体チ
ップの整列が崩れることがない。
【００１６】好ましいさらに別の一実施例によれば、前
記各半導体チップ表面には金属層が形成されており、前
記第２の分離工程は、当該金属層によって半導体チップ
の表面を保護した状態で前記結合部のエッチングを行う
工程を含むことを特徴とする。本実施例によれば、前記
金属層をマスクとして前記結合部のエッチングを行うこ
とにより、前記第２の分離工程において余計なマスク工
程が増加することがない。
【００１７】好ましいさらに別の一実施例によれば、前
記粘着性の媒体は平面的に拡張可能であり、前記第２の
分離工程は、当該媒体を平面的に拡張することで、前記
粘着性の媒体上の前記個々に分離された半導体チップど
うしの間隔を拡大した後に個々の半導体チップを取り上
げる工程を含むことを特徴とする。本実施例によれば、
前記結合部で相互に結合された半導体チップを、単に拡
張可能なテープを拡張するだけで、容易に個々のチップ
に、整列状態を崩すことなく分離することが可能にな
る。
【００１８】本発明のその他の特徴および利点は、図面
を参照しながら行う以下の詳細な説明よりあきらかとな
ろう。
【００１９】
【実施例】図１は本発明の第１実施例によるＧａＡｓＦ
ＥＴの構成を示す平面図である。
【００２０】図１を参照するに、半導体装置は基板１上
に形成された複数の半導体チップ１０1 ，１０2 ，１０
3 ，１０4 ，・・・中に形成され、各々の半導体チップ
は基板１上に格子状に形成されたダイシング領域１１に
よって相互に隔てられている。各々の半導体チップ１０
1 ，１０2 ，・・・において、ＧａＡｓＦＥＴはチップ
中に画成された活性領域１２中に形成され、チップ表面
にはソース電極１３、ドレイン電極１４およびゲート電
極１５が、通常どおり形成される。また、図示のＧａＡ
ｓＦＥＴは超高周波用途のものであり、ソース電極１３
の接地配線を出来るだけ短くするために、基板１中には
基板表面から裏面にまで貫通するバイアホール１３ａが
形成されている。
【００２１】本実施例によるＧａＡｓＦＥＴでは、各々
の半導体チップ、例えばチップ１０1 は隣接するチップ
に対して、前記ダイシング領域１１を架橋する結合部１
６により機械的に結合されている。本実施例では、結合
部１６はチップ表面を被うパッシベーション膜の一部を
構成し、チップ表面、従って基板１の表面に形成されて
いる。結合部１６はパッシベーション膜として使われる
絶縁物、例えばＳｉＯ 2 により形成され、０．５μｍ程
度の厚さを有する。本実施例では、図１に示すように結
合部１６はダイシング領域１１に沿って連続的に延在す
るのではなく、チップの一辺の長さよりも実質的に小さ
い幅ｗを有し、各辺について一つ形成されている。ただ
し、結合部１６を、チップの各辺に対して複数個形成し
ても差し支えない。また、結合部１６はチップの各辺に
対して形成する必要は必ずしもなく、その一部にのみ形
成したのでもよい。
【００２２】このようにして形成された半導体基板はエ
ッチングされ、ダイシング領域１１が除去される。その
結果、複数の半導体チップが相互に前記結合部１６によ
り相互に機械的に結合された構造体が得られる。かかる
構造体では、前記複数の半導体チップ相互の整列関係が
維持され、個々のチップがばらばらになることがない。
かかる構造体を例えば伸縮自在な可尭性テープ上に接着
し、テープを変形ないし拡張することにより、個々のチ
ップを互いに分離させることが可能になる。前記結合部
１６はパッシベーション膜の一部を構成するため非常に
厚さが薄く、容易に破断する。その際、チップは前記テ
ープ上に接着されているため互いに切り離されてもばら
ばらになることがない。半導体チップをこのようにテー
プ上に整列した状態で組み立て装置に供給することによ
り、自動組立装置を使ったパッケージの組み立てが可能
になる。
【００２３】以下、本実施例による半導体装置の製造工
程を図２（Ａ）〜２（Ｃ）および図３（Ｄ）〜３（Ｅ）
を参照しながら行う。ただし、図２（Ａ）〜２（Ｃ）お
よび図３（Ｄ）〜３（Ｅ）は図１中線Ａ−Ｂに沿う断面
図である。
【００２４】図２（Ａ）を参照するに、ＧａＡｓ基板１
上には前記半導体チップ１０1 〜１０4 ，・・・が形成
されており、基板表面に形成された電極１３〜１５を被
うようにＳｉＯ2 パッシベーション膜１７が約０．５μ
ｍの厚さに堆積される。堆積されたパッシベーション膜
１７は次いでパターニングされ、ダイシング領域１１を
架橋する前記結合部１６が図１に示すように形成され
る。
【００２５】次ぎに、図１の半導体基板１は反転され、
ガラスよりなる保持基板１９上に、前記基板１の表面に
形成されたパッシベーション膜１７が保持基板１９の表
面１９ａに対面するように取付られる。保持基板１９の
前記表面にはワックス層１８が形成されており、半導体
基板１は前記ワックス層１８により保持される。
【００２６】さらに、図２（Ｂ）の状態で、半導体基板
１の裏面１１ａが機械的に研削され、さらに化学エッチ
ングにより基板１１の厚さが約２５μｍになるまで処理
される。エッチングは例えばＨ2 ＳＯ4 とＨ2 Ｏ2 の混
合水溶液によりなされる。
【００２７】次いで、基板１の裏面１１ａにレジスト層
２０を形成し、これをダイシング領域１１および基板１
中に形成されるバイアホール１３ａに対応してパターニ
ングする。さらに、前記パターニングされたレジスト層
２０をマスクにして前記基板１を前記Ｈ2 ＳＯ4 とＨ2
Ｏ2 の混合液によりエッチングすることにより、図２
（Ｃ）に示すようにダイシング領域１１がエッチングさ
れ同時にバイアホール１３ａが形成される。その結果、
前記保持基板上に保持されたまま、前記複数の半導体チ
ップは前記架橋領域１６を残して相互に分離される。
【００２８】次ぎに、前記レジスト層２０を除去し、前
記基板１の裏面に一様な厚さのＮｉＣｒ層およびＡｕ層
を、真空蒸着によりそれぞれ５０ｎｍおよび１００ｎｍ
の厚さに形成する。その結果、ＮｉＣｒ／Ａｕ構造を有
する電極層２１が基板１の裏面上に、バイアホール１３
ａおよびダイシング領域１１をも含めて形成される。図
３（Ｄ）を参照。
【００２９】さらに、前記電極層２１上のダイシング領
域１１に対応する部分にレジストパターン（図示せず）
を形成し、かかるレジストパターンをマスクにして前記
電極層２１上にＡｕ層２２を電解メッキにより約３０μ
ｍの厚さに形成する。その結果図３（Ｄ）に示す構造が
得られる。
【００３０】さらに、前記Ａｕ層２２をマスクにして前
記ダイシング領域１１の電極層２１をエッチングにより
除去する。その結果、半導体チップが非常に薄い結合部
１６においてのみ互いに結合された構造が得られる。こ
の状態でワックス層１８を有機溶媒により静かに溶解す
ることにより、半導体チップは相互に結合されたまま前
記保持基板１９から分離する。その際、すなわちワック
ス層１８を溶解した時点において、前記相互に結合され
た複数の半導体チップよりなるチップ構造体は、保持基
板１９上に重力により保持されている。そこで、前記保
持基板１９上に伸縮自在な可尭性粘着テープ２３を配置
し、これに前記チップ構造体を接着することにより、図
３（Ｅ）に示す構造が得られる。この状態でテープ２３
を変形させることにより、結合部１６は破断し、テープ
２３上において個々の半導体チップが、相互に整列され
たまま、分離される。例えば、テープ２３を拡張してチ
ップ相互の間隔を拡張することにより、結合部１６を破
断させることが出来る。その結果、図４に示すようなチ
ップがテープ２３上に得られる。
【００３１】かかる構成では、チップはテープ２３上
に、相互に離間して整列・保持されるため、パッケージ
を組み立てる場合、ピックアップコレットなど、ピック
アップ手段の位置合わせが容易になり、自動組み立て装
置により容易に取り扱うことが出来る。また、人手によ
りチップをピックアップする場合にも、かかる構成はチ
ップの位置確認が容易であり、作業効率の観点から有利
である。
【００３２】上記実施例において、結合部１６の結合を
除去するのは、前記構造をテープ２３上へ接着した後に
は限定されないことに注意すべきである。例えば、前記
ワックス層を溶解した後、前記結合部１６を、例えばＣ
Ｆ4 とＯ2 の混合エッチングガス中におけるドライエッ
チングにより除去してもよい。この場合、外部から大き
な振動等が加えられない限り、各々の半導体チップは前
記保持基板１９上に整列状態で保持される。そこで、こ
のようにして分離したチップを、保持基板１９上で整列
状態を保ったまま、例えば粘着テープ上に貼着すること
により、個々の半導体チップを自動組立装置による取り
扱いに適した状態に保持することが可能になる。この場
合、チップ裏面に形成されたＰＨＳ電極あるいは放熱の
ための金属層がドライエッチングのマスクとして作用す
るため、余計なマスク工程は必要でない。
【００３３】また、上記実施例において、テープ２３を
保持部材上に保持し、高圧の純水ジェットを噴射するこ
とにより、結合部１６を破断させることも可能である。
図４はかかる工程により得られた半導体チップを示す
外観図である。
【００３４】図４を参照するに、チップは表面をパッシ
ベーション膜１７で被われ、裏面にＡｕ電極２２を担持
する。また、パッシベーション膜１７の、結合部１６が
形成されていた部分には不規則な形状の破断部１６ａが
形成される。先にも説明したように、結合部１６は半導
体チップの各辺に一つずつ形成する必要はなく、特定の
辺にのみ形成してもよい。この場合、破断部１６ａが形
成された辺からチップの向きを知ることが出来る。一
方、複数の結合部１６を単一の辺に形成することも可能
である。このような場合、前記複数の結合部１６の位置
や形状、あるいは幅を、例えばチップの品種に応じて変
化させることにより、破断部１６ａからチップの種類を
同定することが可能になる。また、結合部１６の形状
を、チップの内部情報、向き、バージョン等をあらわす
チップ情報に対応したバーコード形状とすれば、結合部
１６あるいはその破断部１６ａを調べることにより、詳
細なチップ情報を取得することが可能になる。図４にお
いて、半導体チップは四辺形に限定されるものではな
く、他の形状のチップにおいても結合部１６を任意の辺
に形成することが可能である。
【００３５】次ぎに本発明の第２実施例を図５を参照し
ながら説明する。ただし、図５は図１の構成において結
合部１６を拡大して示したものである。
【００３６】図５を参照するに、半導体基板１の表面は
パッシベーション膜１７によって被われており、ダイシ
ング領域１１に対応して基板１の表面が斜線で示したよ
うに露出している。また、結合部１６はパッシベーショ
ン膜１７から孤立した島状の領域を形成し、ダイシング
領域１１を架橋するように形成されている。 結合部１
６をこのように他のパッシベーション膜１７から分離し
て形成することにより、結合部１６を破断しても破断が
半導体チップ上のパッシベーション膜に伝播することが
ない。
【００３７】以上の実施例において、結合部１６はＳｉ
Ｏ2 のパッシベーション膜１７をパターニングして形成
していたが、結合部１６はＳｉＯ2 に限定されるもので
はなく、ＳｉＮ、ＳｉＯＮ、ＰＳＧ、あるいはポリシリ
コンよりなるパッシベーション膜をパターニングして形
成してもよい。
【００３８】次ぎに、本発明の第３実施例を図６
（Ａ），（Ｂ）を参照しながら説明する。ただし、図６
（Ａ）は半導体基板１上に半導体チップに対応して半導
体装置が形成され、さらにパッシベーション膜１７によ
り被覆された状態を、また図６（Ｂ）は図６（Ａ）の構
造において基板１の厚さを減少させた後、ダイシング領
域１１およびコンタクトホール１３ａに対応する部分を
エッチングにより除去することにより個々のチップを分
離し、さらにチップ裏面にＡｕ電極を堆積した状態を示
す。以上の工程は第１実施例に関連して説明した工程と
実質的に同じであるため説明を省略する。
【００３９】図６（Ａ）を参照するに、本実施例におい
ては、ＧａＡｓ基板１の表面上にＡｌＧａＡｓバッファ
層１ａが約３μｍの厚さに堆積され、次いでバッファ層
１ａ上にｎ型ＧａＡｓ活性層１ｂが約０．３μｍの厚さ
に堆積される。また、チップ表面にはＳｉＯ2 パッシベ
ーション膜１７が形成され、パッシベーション膜１７は
前記ダイシング領域に対応してエッチングにより除去さ
れている。
【００４０】一方図６（Ｂ）の状態では、ＧａＡｓ基板
１をＳｉＣｌ4 とＳＦ6 の混合ガスによりドライエッチ
ングする際に、エッチングの選択性の結果エッチングは
ＡｌＧａＡｓバッファ層１ａが露出した段階で実質的に
停止し、その結果ダイシング領域１１に対応してバッフ
ァ層１ａおよび活性層１ｂよりなる薄い結合部１６が残
される。そこで、かかる構造をテープ２３上に接着し、
それを変形させて結合部１６を破断させることにより、
チップは前記テープ２３上で相互に整列したまま分離さ
れる。本実施例においては、チップ上に形成される半導
体装置を構成する半導体層の一部が前記結合部１６を構
成する。
【００４１】
【発明の効果】本発明によれば、半導体基板上に形成さ
れた複数の半導体チップを、ダイシング領域に沿ってエ
ッチングすることにより相互に分離した後も、半導体チ
ップは相互に薄い結合部で機械的に結合されたまま残
り、チップの整列が崩れることがない。このため、かか
る構造をテープ等の媒体上に保持し、前記結合部を破断
することにより、媒体上に半導体チップを相互に整列し
た状態で保持することが可能になる。その結果、自動組
立機あるいは人手によるチップの取扱が容易になり、半
導体装置の製造の能率が向上する。また、結合部の位置
あるいは形状により、チップの情報を表示することも可
能になる。
【図面の簡単な説明】
【図１】本発明の第１実施例による半導体装置の製造工
程の途中において得られる構造体の構成を示す平面図で
ある。
【図２】（Ａ）〜（Ｃ）は本発明の第１実施例による半
導体装置の製造工程（その一）を示す図である。
【図３】（Ｄ）〜（Ｅ）は本発明の第１実施例による半
導体装置の製造工程（その二）を示す図である。
【図４】本発明の第１実施例による半導体装置の製造工
程により得られた半導体チップを示す斜視図である。
【図５】本発明の第２実施例による半導体装置の製造工
程において使われる結合部の構成を拡大して示す平面図
である。
【図６】（Ａ），（Ｂ）は本発明の第３実施例による半
導体装置の製造工程の一部を示す図である。
【符号の説明】
１ 基板 １ａ ＡｌＧａＡｓバッファ層 １ｂ ＧａＡｓ活性層 １０1 〜１０4 チップ １１ ダイシング領域 １２ 活性領域 １３ ソース電極 １３ａ バイアホール １４ ドレイン電極 １５ ゲート電極 １６ 結合部 １６ａ 破断面 １７ パッシベーション膜 １８ ワックス層 １９ 保持基板 ２０ レジストパターン ２１ ＮｉＣｒ電極層 ２２ Ａｕ電極層 ２３ テープ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/78 Ｈ０１Ｌ 21/72 21/78 Ｎ (72)発明者 鈴木 要司 山梨県中巨摩郡昭和町大字紙漉阿原1000番 地 富士通カンタムデバイス株式会社内 (72)発明者 鈴木 秀威 山梨県中巨摩郡昭和町大字紙漉阿原1000番 地 富士通カンタムデバイス株式会社内

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に、分離領域により相互に
    隔てられた複数の半導体チップを、相互に整列した整列
    状態で形成するチップ形成工程と、 前記複数の半導体チップを機械的に結合する結合部を、
    前記半導体チップ上に形成する結合工程と、 前記半導体基板を保持基板上に、前記複数の半導体チッ
    プの表面が前記保持基板の表面に対面した状態で接合媒
    体により接合する接合工程と、 前記分離領域を、前記複数の半導体チップが前記保持基
    板の表面に前記接合媒体により接合された状態で、前記
    結合部を残して除去することにより、前記複数の半導体
    チップを前記結合部を除いて相互に分離する第１の分離
    工程と、 前記接合媒体を除去することにより、前記結合部で相互
    に機械的に結合された前記複数の半導体チップを、前記
    整列状態を維持したまま前記保持基板から剥離させる剥
    離工程と、 前記結合部で相互に機械的に結合された個々の半導体チ
    ップを、前記結合部による結合を解除することにより相
    互に分離する第２の分離工程とよりなることを特徴とす
    る半導体装置の製造方法。
  2. 【請求項２】 前記第２の分離工程は、前記剥離工程で
    前記支持基板から分離された半導体チップの裏面を粘着
    性の媒体上に接着する接着工程と、前記結合部を分離す
    る工程とを含むことを特徴とする請求項１記載の方法。
  3. 【請求項３】 前記結合工程は、前記複数の半導体チッ
    プの各々の表面を、前記分離領域をも含めて被うように
    保護膜を堆積する堆積工程と、前記保護膜をパターニン
    グして前記半導体チップどうしを結合する結合部を形成
    するパターニング工程とを含むことを特徴とする請求項
    １記載の方法。
  4. 【請求項４】 前記パターニング工程により、前記保護
    膜は、前記結合部と、当該結合部とは別個に独立したチ
    ップ表面部とに分離されることを特徴とする請求項３記
    載の方法。
  5. 【請求項５】 前記結合工程は、前記半導体基板上に、
    前記分離領域および前記半導体チップが形成される領域
    を実質的に連続して被うように、前記半導体基板とは異
    なった組成の層を堆積させる堆積工程を含み、前記チッ
    プ形成工程は前記堆積工程により堆積された層上に機能
    部を形成する工程を含むことを特徴とする請求項１記載
    の方法。
  6. 【請求項６】 前記第２の分離工程は、前記剥離工程で
    支持基板から半導体チップを個々に分離した後に実行さ
    れ、相互に分離された各半導体チップの整列状態を維持
    したまま粘着性の媒体上に接着する工程を含むことを特
    徴とする請求項１記載の方法。
  7. 【請求項７】 前記第２の分離工程は、前記粘着性の媒
    体を変形させて前記結合部を破断することで、各半導体
    チップの前記結合部による結合を解除する工程を含むこ
    とを特徴とする請求項２記載の方法。
  8. 【請求項８】 前記第２の分離工程は、前記結合部をエ
    ッチングすることで、各半導体チップの前記結合部によ
    る結合を解除する工程を特徴とする請求項２記載の方
    法。
  9. 【請求項９】 前記各半導体チップ表面には金属層が形
    成されており、前記第２の分離工程は、当該金属層によ
    って半導体チップの表面を保護した状態で前記結合部の
    エッチングを行うことを特徴とする請求項８記載の方
    法。
  10. 【請求項１０】 前記粘着性の媒体は平面的に拡張可能
    であり、前記第２の分離工程は、当該媒体を平面的に拡
    張することで、前記粘着性の媒体上の前記個々に分離さ
    れた半導体チップどうしの間隔を拡大した後に個々の半
    導体チップを取り上げることを特徴とする請求項６から
    ９のうちいずれか一項記載の方法。
  11. 【請求項１１】 半導体チップの少なくとも一辺に、そ
    の一辺に比べて短い幅で設けられて、チップ分割前に他
    の半導体チップと結合してその整列状態を維持する結合
    部の残部を有することを特徴とする半導体装置。
  12. 【請求項１２】 前記結合部残部が、前記一辺に複数設
    けられてなることを特徴とする請求項１１記載の半導体
    装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134440A (ja) * 2000-10-27 2002-05-10 Tokuyama Corp 基板の処理方法及びそれに用いるトレー
US6492195B2 (en) 1999-12-24 2002-12-10 Hitachi, Ltd. Method of thinning a semiconductor substrate using a perforated support substrate
JP2005538568A (ja) * 2002-09-06 2005-12-15 ローベルト　ボツシユ　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツング センサ素子を備えた構成部材の製造方法
JP2008544549A (ja) * 2005-06-22 2008-12-04 フリースケール セミコンダクター インコーポレイテッド 化学的ダイ単一化技法
JP2016018869A (ja) * 2014-07-08 2016-02-01 株式会社ディスコ ウェーハの加工方法
JP2019204867A (ja) * 2018-05-23 2019-11-28 株式会社ディスコ 被加工物の加工方法
JP2020025003A (ja) * 2018-08-07 2020-02-13 株式会社ディスコ ウェーハの加工方法

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5858459A (en) * 1996-02-22 1999-01-12 Micron Technology, Inc. Cassette invertor apparatus and method
US6119325A (en) * 1998-11-24 2000-09-19 Advanced Micro Devices, Inc. High pressure water stream to separate a multi-layer integrated circuit device and package
JP2000173952A (ja) * 1998-12-03 2000-06-23 Fujitsu Quantum Device Kk 半導体装置及びその製造方法
US6352203B1 (en) * 1999-03-17 2002-03-05 Compaq Information Technologies Group, L.P. Automated semiconductor identification system
DE19962431B4 (de) * 1999-12-22 2005-10-20 Micronas Gmbh Verfahren zum Herstellen einer Halbleiteranordnung mit Haftzone für eine Passivierungsschicht
DE10040448A1 (de) * 2000-08-18 2002-03-07 Osram Opto Semiconductors Gmbh Halbleiterchip und Verfahren zu dessen Herstellung
JP3502036B2 (ja) * 2000-11-08 2004-03-02 シャープ株式会社 半導体素子の製造方法および半導体素子
GB0110088D0 (en) * 2001-04-25 2001-06-20 Filtronic Compound Semiconduct Semiconductor wafer handling method
JP4468609B2 (ja) * 2001-05-21 2010-05-26 株式会社ルネサステクノロジ 半導体装置
DE10136016A1 (de) * 2001-07-24 2003-04-03 Bosch Gmbh Robert Verfahren zum Erzeugen vom mikromechanischen Strukturen
DE10238444B4 (de) * 2002-08-22 2011-05-12 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung von vereinzelten monolithisch integrierten Halbleiterschaltungen
JP4097510B2 (ja) * 2002-11-20 2008-06-11 株式会社沖データ 半導体装置の製造方法
JP2004228152A (ja) * 2003-01-20 2004-08-12 Shinko Electric Ind Co Ltd ウエハのダイシング方法
WO2004090975A1 (en) * 2003-04-08 2004-10-21 Koninklijke Philips Electronics N.V. Method of manufacturing semiconductor devices
GB2412786A (en) * 2004-03-24 2005-10-05 E2V Tech Uk Ltd Method and apparatus for manufacturing chip scale components or microcomponents
EP1739736A1 (en) * 2005-06-30 2007-01-03 Interuniversitair Microelektronica Centrum ( Imec) Method of manufacturing a semiconductor device
JP2008545263A (ja) * 2005-06-29 2008-12-11 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ パッケージ、部分組立品、及びその製造方法
KR100679684B1 (ko) * 2006-02-16 2007-02-06 삼성전자주식회사 외곽에 보호층이 형성된 웨이퍼 레벨 반도체 소자 제조방법
TWI307915B (en) * 2006-06-26 2009-03-21 Univ Nat Cheng Kung Method for manufacturing heat sink of semiconductor device
TWI297537B (en) * 2006-06-26 2008-06-01 Univ Nat Cheng Kung Embedded metal heat sink for semiconductor device and method for manufacturing the same
JP2008098456A (ja) * 2006-10-13 2008-04-24 Eudyna Devices Inc 半導体装置の製造方法
JP5466820B2 (ja) * 2007-10-18 2014-04-09 ピーエスフォー ルクスコ エスエイアールエル 半導体基板、及び半導体装置の製造方法
US7666711B2 (en) * 2008-05-27 2010-02-23 Stats Chippac, Ltd. Semiconductor device and method of forming double-sided through vias in saw streets
CN102246605B (zh) * 2008-12-16 2013-08-07 株式会社村田制作所 电路模块
JP5645678B2 (ja) * 2011-01-14 2014-12-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8664089B1 (en) * 2012-08-20 2014-03-04 Semiconductor Components Industries, Llc Semiconductor die singulation method
US9034733B2 (en) 2012-08-20 2015-05-19 Semiconductor Components Industries, Llc Semiconductor die singulation method
WO2014070684A1 (en) * 2012-11-01 2014-05-08 Lellan, Inc Seamless illuminated modular panel
CN103633046B (zh) * 2013-12-13 2017-03-15 苏州能讯高能半导体有限公司 半导体器件及其制造方法
US9472458B2 (en) 2014-06-04 2016-10-18 Semiconductor Components Industries, Llc Method of reducing residual contamination in singulated semiconductor die
US9337098B1 (en) 2015-08-14 2016-05-10 Semiconductor Components Industries, Llc Semiconductor die back layer separation method
US10373869B2 (en) 2017-05-24 2019-08-06 Semiconductor Components Industries, Llc Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus
US10916474B2 (en) 2018-06-25 2021-02-09 Semiconductor Components Industries, Llc Method of reducing residual contamination in singulated semiconductor die
US10607889B1 (en) * 2018-09-19 2020-03-31 Semiconductor Components Industries, Llc Jet ablation die singulation systems and related methods

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3864018A (en) * 1973-10-18 1975-02-04 Bell Telephone Labor Inc Method and means for splicing arrays of optical fibers
NL7608901A (nl) * 1976-08-11 1978-02-14 Philips Nv Werkwijze ter vervaardiging van een halfge- leiderinrichting en halfgeleiderinrichting vervaardigd door middel van een dergelijke werkwijze.
US4338620A (en) * 1978-08-31 1982-07-06 Fujitsu Limited Semiconductor devices having improved alignment marks
JPS566451A (en) * 1979-06-27 1981-01-23 Mitsubishi Electric Corp Deviding method of semiconductor device
US4630096A (en) * 1984-05-30 1986-12-16 Motorola, Inc. High density IC module assembly
JPS6130048A (ja) * 1984-07-23 1986-02-12 Oki Electric Ind Co Ltd 半導体装置
US4997521A (en) * 1987-05-20 1991-03-05 Massachusetts Institute Of Technology Electrostatic micromotor
JPH0671045B2 (ja) * 1987-08-19 1994-09-07 富士通株式会社 半導体チップの分割方法
US4893163A (en) * 1988-03-28 1990-01-09 International Business Machines Corporation Alignment mark system for electron beam/optical mixed lithography
JPH0215652A (ja) * 1988-07-01 1990-01-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH02148739A (ja) * 1988-11-29 1990-06-07 Mitsubishi Electric Corp 半導体装置の製造方法
US4990462A (en) * 1989-04-12 1991-02-05 Advanced Micro Devices, Inc. Method for coplanar integration of semiconductor ic devices
US5136354A (en) * 1989-04-13 1992-08-04 Seiko Epson Corporation Semiconductor device wafer with interlayer insulating film covering the scribe lines
US4961821A (en) * 1989-11-22 1990-10-09 Xerox Corporation Ode through holes and butt edges without edge dicing
US5041190A (en) * 1990-05-16 1991-08-20 Xerox Corporation Method of fabricating channel plates and ink jet printheads containing channel plates
US5091769A (en) * 1991-03-27 1992-02-25 Eichelberger Charles W Configuration for testing and burn-in of integrated circuit chips
US5221642A (en) * 1991-08-15 1993-06-22 Staktek Corporation Lead-on-chip integrated circuit fabrication method
US5198963A (en) * 1991-11-21 1993-03-30 Motorola, Inc. Multiple integrated circuit module which simplifies handling and testing
US5977618A (en) * 1992-07-24 1999-11-02 Tessera, Inc. Semiconductor connection components and methods with releasable lead support
KR940016630A (ko) * 1992-12-23 1994-07-23 프레데릭 얀 스미트 반도체 장치 및 제조방법
US5393706A (en) * 1993-01-07 1995-02-28 Texas Instruments Incorporated Integrated partial sawing process
US5485038A (en) * 1993-07-15 1996-01-16 Hughes Aircraft Company Microelectronic circuit substrate structure including photoimageable epoxy dielectric layers
JP2790416B2 (ja) * 1993-08-26 1998-08-27 沖電気工業株式会社 アライメントマーク配置方法
JP3420827B2 (ja) * 1994-04-28 2003-06-30 ローム株式会社 半導体集積回路装置の製造方法及びリードフレーム
JP3365058B2 (ja) * 1994-07-07 2003-01-08 松下電器産業株式会社 チップ部品集合体の製造方法およびチップ部品の装着方法
US5563470A (en) * 1994-08-31 1996-10-08 Cornell Research Foundation, Inc. Tiled panel display assembly
US5567653A (en) * 1994-09-14 1996-10-22 International Business Machines Corporation Process for aligning etch masks on an integrated circuit surface using electromagnetic energy
KR100372153B1 (ko) * 1995-04-05 2003-06-19 내셔널 세미콘덕터 코포레이션 다층리드프레임
JPH08316411A (ja) * 1995-05-18 1996-11-29 Hitachi Ltd 半導体装置
US5700732A (en) * 1996-08-02 1997-12-23 Micron Technology, Inc. Semiconductor wafer, wafer alignment patterns and method of forming wafer alignment patterns
US5801452A (en) * 1996-10-25 1998-09-01 Micron Technology, Inc. Multi chip module including semiconductor wafer or dice, interconnect substrate, and alignment member
US5917197A (en) * 1997-05-21 1999-06-29 Siemens Aktiengesellschaft Integrated multi-layer test pads
JP3012555B2 (ja) * 1997-05-29 2000-02-21 神戸日本電気ソフトウェア株式会社 多面体ｉｃパッケージ
US6075280A (en) * 1997-12-31 2000-06-13 Winbond Electronics Corporation Precision breaking of semiconductor wafer into chips by applying an etch process
US6025638A (en) * 1998-06-01 2000-02-15 International Business Machines Corporation Structure for precision multichip assembly
TW428243B (en) * 1999-01-22 2001-04-01 United Microelectronics Corp Method for enhancing the planarization of the die region and scribe line by using dummy pattern

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492195B2 (en) 1999-12-24 2002-12-10 Hitachi, Ltd. Method of thinning a semiconductor substrate using a perforated support substrate
JP2002134440A (ja) * 2000-10-27 2002-05-10 Tokuyama Corp 基板の処理方法及びそれに用いるトレー
JP2005538568A (ja) * 2002-09-06 2005-12-15 ローベルト　ボツシユ　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツング センサ素子を備えた構成部材の製造方法
JP2008544549A (ja) * 2005-06-22 2008-12-04 フリースケール セミコンダクター インコーポレイテッド 化学的ダイ単一化技法
JP2016018869A (ja) * 2014-07-08 2016-02-01 株式会社ディスコ ウェーハの加工方法
JP2019204867A (ja) * 2018-05-23 2019-11-28 株式会社ディスコ 被加工物の加工方法
JP2020025003A (ja) * 2018-08-07 2020-02-13 株式会社ディスコ ウェーハの加工方法

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Publication number Publication date
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