JP3420827B2 - 半導体集積回路装置の製造方法及びリードフレーム - Google Patents

半導体集積回路装置の製造方法及びリードフレーム

Info

Publication number
JP3420827B2
JP3420827B2 JP09096494A JP9096494A JP3420827B2 JP 3420827 B2 JP3420827 B2 JP 3420827B2 JP 09096494 A JP09096494 A JP 09096494A JP 9096494 A JP9096494 A JP 9096494A JP 3420827 B2 JP3420827 B2 JP 3420827B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
chip
portions
semiconductor
convex portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP09096494A
Other languages
English (en)
Other versions
JPH07297307A (ja
Inventor
啓介 永沼
憲司 大谷
晃一 井上
浩一 山崎
智巳 古野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP09096494A priority Critical patent/JP3420827B2/ja
Priority to US08/430,377 priority patent/US5686362A/en
Publication of JPH07297307A publication Critical patent/JPH07297307A/ja
Priority to US08/864,085 priority patent/US5917237A/en
Application granted granted Critical
Publication of JP3420827B2 publication Critical patent/JP3420827B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01065—Terbium [Tb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Die Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の製
造方法及びそれに用いるリードフレームに関するもので
あり、更に詳しくは、モノリシックＩＣ，ハイブリット
ＩＣ等の半導体集積回路装置の製造方法及びそれに用い
るリードフレームに関するものである。
【０００２】
【従来の技術】制御部と，その制御部に関連するパワー
素子を有するパワー部とが、１つの半導体チップに形成
された半導体集積回路装置において、パワー部から発生
した熱によって、制御部の電気的特性が影響を受け、そ
の結果、制御部とパワー部とのペア性が損なわれてしま
うことは、従来より知られている。
【０００３】図３に示す従来例のダイボンディング構造
によれば、この問題を解決することができる。このダイ
ボンディング構造では、制御部が形成されている半導体
チップＴａと，パワー部が形成されている半導体チップ
Ｔｂとが、間隔をあけて配置されているため、パワー部
Ｔｂからの熱は、直接制御部Ｔａに伝わらず、リードフ
レームのダイパッドＤを通じて間接的に制御部Ｔａに伝
わっていくことになる。このように半導体チップＴａと
半導体チップＴｂとは熱分離されているため、制御部Ｔ
ａはパワー部Ｔｂからの熱による影響を受けにくくな
る。
【０００４】
【発明が解決しようとする課題】しかし、ダイボンディ
ングは１チップずつ行う必要があるので、複数(図３の
従来例では２個)の半導体チップを備えた半導体集積回
路装置を製造しようとすれば、半導体チップの数と同回
数(図３の従来例では２回)のダイボンディングを行わな
ければならない。従って、ダイボンディング時間が長く
なり、コストが高くなるという問題が生じる。
【０００５】本発明はこのような点に鑑みてなされたも
のであって、１回のダイボンディングで複数の半導体チ
ップを備えた半導体集積回路装置を製造することができ
る半導体集積回路装置の製造方法及びそれに用いるリー
ドフレームを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
本発明に係る第１の半導体集積回路装置の製造方法は、
第１の半導体チップ部と，その第１の半導体チップ部
に関連するパワー素子を有する第２の半導体チップ部と
を一体に形成するとともに、前記第１，第２の半導体チ
ップ部間に凹部を設け、一方、前記第１，第２の半導体
チップ部を搭載するためのチップ搭載部材に前記凹部の
深さ長よりも高い凸部を設け、前記凹部に対し前記凸部
によって力を加えて前記第１，第２の半導体チップ部を
分断し、前記チップ搭載部材上に第１，第２チップ部を
ボンディングすることによって、ダイボンディングを行
うことを特徴とする。
【０００７】本発明に係る第２の半導体集積回路装置の
製造方法は、第１の半導体チップ部と，その第１の半導
体チップ部に関連するパワー素子を有する第２の半導体
チップ部とを一体に形成するとともに、前記第１，第２
の半導体チップ部間に凹部を設け、一方、前記第１，第
２の半導体チップ部を搭載するためのチップ搭載部材に
前記凹部に嵌合する凸部を設け、前記凹部に対し前記凸
部が嵌合するように前記チップ搭載部材上に第１，第２
チップ部をボンディングし、嵌合させた部分に対しレー
ザー照射を行って前記第１，第２半導体チップ部を分断
することによって、ダイボンディングを行うことを特徴
とする。
【０００８】本発明に係るリードフレームは、第１の半
導体チップ部と，その第１の半導体チップ部に関連する
パワー素子を有する第２の半導体チップ部とが一体に設
けられ、かつ、前記第１，第２の半導体チップ部間に凹
部が設けられた半導体チップを取り付けるためのリード
フレームであって、前記半導体チップの前記凹部を介し
て前記第１，第２の半導体チップ部間に介在する、前記
凹部の深さよりも高い凸部を有し、この凸部によって前
記凹部に力を加えて前記半導体チップを第１，第２の半
導体チップ部とに分断することを特徴とする。
【０００９】
【作用】上記第１の半導体集積回路装置の製造方法の構
成によると、チップ搭載部材の凸部は、第１，第２の半
導体チップ部間に設けられている凹部の深さ長よりも高
いので、凸部と凹部とだけを当接させることが可能であ
る。そして、凹部に対し凸部によって力を加えて第１，
第２の半導体チップ部を分断すると、凸部の両側に第
１，第２の半導体チップ部が離れて、それぞれボンディ
ングされる結果、チップ搭載部材上に２つの半導体チッ
プが離れてダイボンディングされた状態となる。
【００１０】上記第２の半導体集積回路装置の製造方法
の構成によると、第１，第２の半導体チップ部間に設け
られている凹部に対し、チップ搭載部材の凸部が嵌合す
るように、チップ搭載部材上に第１，第２の半導体チッ
プ部をボンディングし、嵌合させた部分に対しレーザー
照射を行って前記第１，第２半導体チップ部を分断する
と、凸部上において第１の半導体チップ部と第２の半導
体チップ部との間に空間が形成される結果、チップ搭載
部材上に２つの半導体チップが離れてダイボンディング
された状態となる。
【００１１】上記リードフレームの構成によると、リー
ドフレームの凸部が半導体チップの凹部を介して第１，
第２の半導体チップ部間に介在すると、半導体チップは
リードフレームに対して正確に位置決めされた取付け状
態となる。
【００１２】
【実施例】以下、本発明の実施例に係る半導体集積回路
装置の製造方法及びリードフレームを、図面に基づいて
説明する。尚、前記従来例(図３)と同一の部分や相当部
分、実施例間での同一部分や相当部分には、同一の符号
を付して詳しい説明を省略する。
【００１３】第１実施例を図１に基づいて説明する。図
１は、第１実施例に係る製造方法におけるダイボンディ
ング工程を示している。図１(ａ)に示すように、第１実
施例に用いる半導体チップＴには、制御部Ｔ１と，制御
部Ｔ１に関連するパワー素子を有するパワー部Ｔ２と
が、不純物拡散等によって一体に形成されている。制御
部Ｔ１とパワー部Ｔ２とは分離されたレイアウトになっ
ており、各々電気的に独立した状態で１チップ表面にお
いて混在した状態になっている。また、制御部Ｔ１とパ
ワー部Ｔ２との間には、半導体チップＴの下面側に溝状
の凹部Ｃ１が設けられている。
【００１４】一方、上記半導体チップＴを搭載するため
のリードフレームのダイパッドＤ１が設けられている。
このダイパッドＤ１には、凹部Ｃ１の深さ長よりも高い
直線状の凸部Ｃ２が設けられている。凸部Ｃ２は凹部Ｃ
１の深さ長よりも高いので、半導体チップＴの下面とダ
イパッドＤ１の上面との面接触なしに、凸部Ｃ２と凹部
Ｃ１とだけを当接させることができる。そして、凹部Ｃ
１と凸部Ｃ２との当接によって凸部Ｃ２が凹部Ｃ１を介
して制御部Ｔ１とパワー部Ｔ２との間に介在すると、半
導体チップＴはダイパッドＤ１に対して正確に位置決め
された取付け状態となる。
【００１５】半導体チップＴを、ダイボンディング用接
着剤が塗布されたダイパッドＤ１上に載せ、凹部Ｃ１と
凸部Ｃ２とを当接させる。この当接状態で、矢印ｍ１，
ｍ２{図１(ａ)}で示すように半導体チップＴ上面の両側
を下方向に押圧すると、凸部Ｃ２によって凹部Ｃ１に力
が加わる。その結果、半導体チップＴは、凹部Ｃ１で割
れて断面ハの字状に倒れ、制御部Ｔ１が形成されている
チップ部分ＴＡとパワー部Ｔ２が形成されているチップ
部分ＴＢとに分断される{図１(ｂ)}。
【００１６】分断されることにより形成されたチップ部
分ＴＡとチップ部分ＴＢとは、上記押圧力によって凸部
Ｃ２の側面に沿ってずれて、図１(ｂ)に示すように、そ
れぞれ凸部Ｃ２の両側に離れてダイパッドＤ１上にボン
ディングされる。その結果、ダイパッドＤ１上に２つの
半導体チップＴＡ，ＴＢが離れてダイボンディングされ
た状態となる。
【００１７】上記分断からボンディングに至る上記チッ
プ部分ＴＡ，ＴＢのズレがスムーズ行われるように、凸
部Ｃ２の幅は狭い方が好ましい。また、凹部Ｃ１は溝状
に形成されており、凸部Ｃ２はそれと対応するように直
線状に形成されているが、対応する凹部及び凸部を間隔
をあけて複数個直線状に形成しても、同様のダイボンデ
ィングが可能である。
【００１８】次に、第２実施例を図２に基づいて説明す
る。図２は、第２実施例に係る製造方法におけるダイボ
ンディング工程を示している。図２(ａ)に示すように、
用いる半導体チップＴは第１実施例のものと同じであ
る。また、半導体チップＴを搭載するためのリードフレ
ームのダイパッドＤ２は、凸部Ｃ３の形状が異なるほか
は第１実施例のダイパッドＤ１と同じ構成となってお
り、この凸部Ｃ３は凹部Ｃ１に嵌合するようになってい
る。
【００１９】凸部Ｃ３が凹部Ｃ１に完全に密着した嵌合
状態となるようにしてもよいが、この嵌合を容易に行い
うるようにするため、凸部Ｃ３の高さ及び幅を凹部Ｃ１
の深さ長及び幅よりもやや小さくするのが好ましい。凹
部Ｃ１と凸部Ｃ３との当接によって凸部Ｃ３が凹部Ｃ１
を介して制御部Ｔ１とパワー部Ｔ２との間に介在する
と、半導体チップＴはダイパッドＤ１に対して正確に位
置決めされた取付け状態となる。但し、第２実施例にお
ける凸部Ｃ３の機能は、第１実施例における凸部Ｃ２と
異なり、この位置合わせ機能のみである。
【００２０】図２(ｂ)に示すように、半導体チップＴ
を、凹部Ｃ１に対し凸部Ｃ３が嵌合するように、ダイボ
ンディング用接着剤が塗布されたダイパッドＤ２上に載
せてボンディングする。そして、レーザーカッター装置
(不図示)を用いて、凸部Ｃ３を嵌合させた凹部Ｃ１上の
部分に対し、レーザービームＬＢでレーザー照射を行
う。すると、レーザー照射を受けた部分の飛散等によっ
て、図２(ｃ)に示すように、凸部Ｃ３上おいてチップ部
分ＴＡ，ＴＢ間に空間Ｓが形成されて、パワー部Ｔ１が
形成されているチップ部分ＴＡと，制御部Ｔ２が形成さ
れているチップ部分ＴＢとに、半導体チップＴが分断さ
れた状態となる。その結果、ダイパッドＤ２上に２つの
半導体チップＴＡ，ＴＢが離れてダイボンディングされ
た状態となる。
【００２１】凹部Ｃ１が浅いほど、より深くまで半導体
チップＴをレーザーカットしなければならないため、大
きなレーザー出力が必要となる。従って、凹部Ｃ１を必
要に応じた大きさ・形状にすることによって、レーザー
照射作業の短縮化・効率化を図ることが可能である。
【００２２】以上のように、第１，第２実施例による
と、１回のダイボンディングで、複数の半導体チップを
備えたダイボンディング構造が得られるため、２チップ
ダイボンディング構造の従来例(図３)よりも、ダイボン
ディング時間の短縮化及びそれに伴う低コスト化を図る
ことができる。しかも、従来例(図３)における２チップ
ダイボンディング構造のメリットである前述の熱分離
も、制御部Ｔ１が形成されているチップ部分ＴＡと，パ
ワー部Ｔ２が形成されているチップ部分ＴＢとの、凸部
Ｃ２又はレーザー照射による分断で実現される。そのた
め、パワー部Ｔ２から発生した熱によって、制御部Ｔ１
の電気的特性が影響を受け、制御部Ｔ１とパワー部Ｔ２
とのペア性が損なわれてしまうといった問題が生じるこ
とはない。なお、熱的影響に限らず、電気的な影響を与
えるような機能の異なる半導体チップを複数個備えた半
導体集積回路装置(例えば、高周波ＩＣ等)の製造にも、
本発明の製造方法は適用可能である。
【００２３】第１，第２実施例では、制御部Ｔ１とパワ
ー部Ｔ２との１ペアについて分断する構成となっている
ため、凹部Ｃ１と凸部Ｃ２又はＣ３とのペア数は１つで
あるが、このペア数は２以上であってもよい。つまり、
２チップに限らず、制御部Ｔ１とパワー部Ｔ２とが複数
混在した半導体チップにおいて各部間に凹部を形成し、
それと対応する凸部をダイパッドに形成することによっ
て、１チップを複数のチップに分断する構成としてもよ
い。
【００２４】第１，第２実施例は、単機能モノリシック
ＩＣの電気的特性を２チップ化による熱分離で向上させ
るために、リードフレームに対してダイボンディングを
行う構成となっているが、ハイブリッドＩＣの製造に際
して本実施例を適用する場合には、凸部Ｃ２，Ｃ３が形
成された基板をチップ搭載部材として用いればよい。
【００２５】前記凸部Ｃ２，Ｃ３の形成は、平面状のダ
イパッドをその裏側から型で押圧することにより行われ
るが、これに限らず、ダイパッドの形成時に型で一度に
凸部を形成してもよい。また、凸部Ｃ２，Ｃ３の裏面側
は凹形状になっているが、平面状になっていてもよい。
【００２６】
【発明の効果】以上説明した通り第１の発明に係る半導
体集積回路装置の製造方法によれば、第１，第２の半導
体チップ部間に設けた凹部の深さ長よりも、チップ搭載
部材に設けた凸部を高くし、凹部に対し凸部によって力
を加えて第１，第２の半導体チップ部を分断し、チップ
搭載部材上に第１，第２チップ部をボンディングするこ
とによって、１回のダイボンディングで複数の半導体チ
ップを備えた半導体集積回路装置を製造することを可能
とする。
【００２７】また、第２の発明に係る半導体集積回路装
置の製造方法によれば、第１，第２の半導体チップ部間
に設けた凹部に対し、チップ搭載部材に設けられている
凸部が嵌合するように、チップ搭載部材上に第１，第２
チップ部をボンディングし、嵌合させた部分に対しレー
ザー照射を行って第１，第２半導体チップ部を分断する
ことによって、１回のダイボンディングで複数の半導体
チップを備えた半導体集積回路装置を製造することを可
能とする。
【００２８】上記のように１回のダイボンディングで複
数の半導体チップを備えた半導体集積回路装置を製造す
ることができるため、ダイボンディング時間の短縮化及
びそれに伴う低コスト化を図ることが可能となる。しか
も、従来例における２チップダイボンディング構造のメ
リットである熱分離も、制御部が形成されているチップ
部分と，パワー部が形成されているチップ部分との、凸
部又はレーザー照射による分断で実現される。そのた
め、パワー部から発生した熱によって、制御部の電気的
特性が影響を受け、制御部とパワー部とのペア性が損な
われてしまうといった問題は生じない。
【００２９】本発明に係るリードフレームによれば、半
導体チップの凹部を介して第１，第２の半導体チップ部
間に介在する凸部を設けることによって、上記第１，第
２の製造方法に使用して、１回のダイボンディングで複
数の半導体チップを備えた半導体集積回路装置を製造す
ることを可能とする。
【図面の簡単な説明】
【図１】本発明の第１実施例によるダイボンディング工
程を示す斜視図。
【図２】本発明の第２実施例によるダイボンディング工
程を示す斜視図。
【図３】従来例によって得られたダイボンディング構造
を示す斜視図。
【符号の説明】
Ｔ …半導体チップ Ｔ１ …パワー部 Ｔ２ …制御部 ＴＡ …制御部が形成されているチップ部分 ＴＢ …パワー部が形成されているチップ部分 Ｄ１ …リードフレームのダイパッド Ｄ２ …リードフレームのダイパッド Ｃ１ …凹部 Ｃ２ …凸部 Ｃ３ …凸部 ＬＢ …レーザービーム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 浩一 京都市右京区西院溝崎町21番地 ローム 株式会社内 (72)発明者 古野 智巳 京都市右京区西院溝崎町21番地 ローム 株式会社内 (56)参考文献 特開 平２−138754（ＪＰ，Ａ) 特開 平４−87350（ＪＰ，Ａ) 特開 平３−284857（ＪＰ，Ａ) 実開 昭55−124862（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/00 - 23/10 H01L 21/52 H01L 23/12

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の半導体チップ部と，その第１の半導
    体チップ部に関連するパワー素子を有する第２の半導体
    チップ部とを一体に形成するとともに、前記第１，第２
    の半導体チップ部間に凹部を設け、 一方、前記第１，第２の半導体チップ部を搭載するため
    のチップ搭載部材に前記凹部の深さ長よりも高い凸部を
    設け、 前記凹部に対し前記凸部によって力を加えて前記第１，
    第２の半導体チップ部を分断し、前記チップ搭載部材上
    に第１，第２チップ部をボンディングすることによっ
    て、 ダイボンディングを行うことを特徴とする半導体集積回
    路装置の製造方法。
  2. 【請求項２】第１の半導体チップ部と，その第１の半導
    体チップ部に関連するパワー素子を有する第２の半導体
    チップ部とを一体に形成するとともに、前記第１，第２
    の半導体チップ部間に凹部を設け、 一方、前記第１，第２の半導体チップ部を搭載するため
    のチップ搭載部材に前記凹部に嵌合する凸部を設け、 前記凹部に対し前記凸部が嵌合するように前記チップ搭
    載部材上に第１，第２チップ部をボンディングし、嵌合
    させた部分に対しレーザー照射を行って前記第１，第２
    半導体チップ部を分断することによって、 ダイボンディングを行うことを特徴とする半導体集積回
    路装置の製造方法。
  3. 【請求項３】 第１の半導体チップ部と、その第１の半
    導体チップ部に関連するパワー素子を有する第２の半導
    体チップ部とが一体に設けられ、かつ、前記第１，第２
    の半導体チップ部間に凹部が設けられた半導体チップを
    取り付けるためのリードフレームであって、 前記半導体チップの前記凹部を介して前記第１，第２の
    半導体チップ部間に介在する、前記凹部の深さよりも高
    い凸部を有し、この凸部によって前記凹部に力を加えて
    前記半導体チップを第１，第２の半導体チップ部とに分
    断することを特徴とするリードフレーム
JP09096494A 1994-04-28 1994-04-28 半導体集積回路装置の製造方法及びリードフレーム Expired - Fee Related JP3420827B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP09096494A JP3420827B2 (ja) 1994-04-28 1994-04-28 半導体集積回路装置の製造方法及びリードフレーム
US08/430,377 US5686362A (en) 1994-04-28 1995-04-28 Method of manufacturing a semiconductor integrated circuit device
US08/864,085 US5917237A (en) 1994-04-28 1997-05-28 Semiconductor integrated circuit device and lead frame therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP09096494A JP3420827B2 (ja) 1994-04-28 1994-04-28 半導体集積回路装置の製造方法及びリードフレーム

Publications (2)

Publication Number Publication Date
JPH07297307A JPH07297307A (ja) 1995-11-10
JP3420827B2 true JP3420827B2 (ja) 2003-06-30

Family

ID=14013190

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09096494A Expired - Fee Related JP3420827B2 (ja) 1994-04-28 1994-04-28 半導体集積回路装置の製造方法及びリードフレーム

Country Status (2)

Country Link
US (2) US5686362A (ja)
JP (1) JP3420827B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3156896B2 (ja) * 1994-01-28 2001-04-16 富士通株式会社 半導体装置の製造方法およびかかる製造方法により製造された半導体装置
KR100386061B1 (ko) * 1995-10-24 2003-08-21 오끼 덴끼 고오교 가부시끼가이샤 크랙을방지하기위한개량된구조를가지는반도체장치및리이드프레임
US6441504B1 (en) * 2000-04-25 2002-08-27 Amkor Technology, Inc. Precision aligned and marked structure
US6309943B1 (en) 2000-04-25 2001-10-30 Amkor Technology, Inc. Precision marking and singulation method
US8067825B2 (en) * 2007-09-28 2011-11-29 Stats Chippac Ltd. Integrated circuit package system with multiple die

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57133655A (en) * 1981-02-10 1982-08-18 Pioneer Electronic Corp Lead frame
JPS58207645A (ja) * 1982-05-28 1983-12-03 Fujitsu Ltd 半導体装置
JPS5994853A (ja) * 1982-11-22 1984-05-31 Nec Corp 半導体装置
JPH0828460B2 (ja) * 1988-07-29 1996-03-21 沖電気工業株式会社 樹脂封止型半導体装置
US5175610A (en) * 1990-05-09 1992-12-29 Kabushiki Kaisha Toshiba Resin molded type semiconductor device having a metallic plate support
EP0503769B1 (en) * 1991-02-12 1998-12-23 Matsushita Electronics Corporation Lead frame and resin sealed semiconductor device using the same
JP2594711B2 (ja) * 1991-04-08 1997-03-26 日本電気アイシーマイコンシステム株式会社 半導体記憶回路装置
US5214307A (en) * 1991-07-08 1993-05-25 Micron Technology, Inc. Lead frame for semiconductor devices having improved adhesive bond line control
JPH06132443A (ja) * 1992-10-19 1994-05-13 Hitachi Ltd 半導体装置およびその製造に用いられるリードフレーム
JPH0766954B2 (ja) * 1993-04-02 1995-07-19 九州日立マクセル株式会社 半導体装置
US5578871A (en) * 1994-10-18 1996-11-26 Fierkens; Richard H. J. Integrated circuit package and method of making the same

Also Published As

Publication number Publication date
US5686362A (en) 1997-11-11
JPH07297307A (ja) 1995-11-10
US5917237A (en) 1999-06-29

Similar Documents

Publication Publication Date Title
US10504822B2 (en) Semiconductor device
US6018189A (en) Lead frame for face-down bonding
JP6480550B2 (ja) ワイヤボンディング方法、および半導体装置
KR100721280B1 (ko) 반도체 칩 조립체의 형성 방법과 기판 상의 회로로부터반도체 칩으로 와이어 본드부를 형성하는 장치
JP3420827B2 (ja) 半導体集積回路装置の製造方法及びリードフレーム
JPH11121543A (ja) チップスケールパッケージ
US5635009A (en) Method for sticking an insulating film to a lead frame
US5271147A (en) Outer bonding tool for tape carrier and method of producing semiconductor device
JPH11330314A (ja) 半導体装置の製造方法及びその構造、該方法に用いるリードフレーム
US5294828A (en) Plate for supporting a punched leadframe
JP3688760B2 (ja) 樹脂パッケージ型半導体装置およびその製造方法
US6814274B2 (en) Bonding tool capable of bonding inner leads of tab tapes to electrode pads in high quality and high productivity and bonding method
JP3578236B2 (ja) チップ型半導体装置の製造方法
JP2714526B2 (ja) ワイヤーボンディング方法
JPH06196531A (ja) 半導体装置およびその製造方法
JP3745106B2 (ja) 半導体装置およびその製造方法
JPH08186217A (ja) 半導体装置
KR960002344Y1 (ko) 반도체 패키지
JP3202851B2 (ja) リードと基板の接合方法
JPH0870069A (ja) 半導体装置
JP2002190552A (ja) 半導体装置の製造方法
JP2002016206A (ja) 半導体装置
JPH06252320A (ja) リードフレーム並びにボンディング治具及びそのボンディング方法
JPH08236562A (ja) 半導体組立装置
JPH06326237A (ja) フィルム貼り付け装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees