JP2003109987A - フリップチップ実装基板および半導体装置 - Google Patents
フリップチップ実装基板および半導体装置Info
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 接触不良や短絡不良を防止し、歩留まりが低
下するのを可及的に防止する。 【解決手段】 基板１１と、この基板上に形成され、半
導体チップ１４のパッドとバンプ１３で接続される領域
に凹凸部１２ａが形成された導電層とを備えている。
下するのを可及的に防止する。 【解決手段】 基板１１と、この基板上に形成され、半
導体チップ１４のパッドとバンプ１３で接続される領域
に凹凸部１２ａが形成された導電層とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、フリップチップ実
装基板および半導体装置に関する。
装基板および半導体装置に関する。
【０００２】
【従来の技術】半導体製品においてサイズの縮小化・高
周波化は共通の課題である。この縮小化・高周波化を同
時に実現するものとして、セラミック基板に導電層が設
けられた実装基板に、パッド上にバンプを設けた半導体
チップをフェース−ツー−フェースでマウント・ボンデ
ィングするフリップチップボンディングが注目されてい
る。
周波化は共通の課題である。この縮小化・高周波化を同
時に実現するものとして、セラミック基板に導電層が設
けられた実装基板に、パッド上にバンプを設けた半導体
チップをフェース−ツー−フェースでマウント・ボンデ
ィングするフリップチップボンディングが注目されてい
る。
【０００３】このフリップチップボンディングが行われ
た従来の半導体装置の構成を図５に示す。図５（ａ）
は、従来の半導体装置の平面図、図５（ｂ）は従来の半
導体装置の側面図、図５（ｃ）は、従来の半導体装置の
バンプ付近の拡大した断面図である。図５に示すよう
に、半導体チップ１４のパッド（図示せず）上に形成さ
れたバンプ１３が、セラミック基板２１上に導電層２２
が形成されたフリップチップ実装基板２０の上記導電層
２２の所定の接続領域に接続するようにマウント・ボン
ディングされている。
た従来の半導体装置の構成を図５に示す。図５（ａ）
は、従来の半導体装置の平面図、図５（ｂ）は従来の半
導体装置の側面図、図５（ｃ）は、従来の半導体装置の
バンプ付近の拡大した断面図である。図５に示すよう
に、半導体チップ１４のパッド（図示せず）上に形成さ
れたバンプ１３が、セラミック基板２１上に導電層２２
が形成されたフリップチップ実装基板２０の上記導電層
２２の所定の接続領域に接続するようにマウント・ボン
ディングされている。
【０００４】
【発明が解決しようとする課題】このような構成の半導
体装置のフリップチップボンディングで重要視されてい
るのは、バンプ１３とセラミック基板２１上に形成され
た導電層２２との密着性と、マウント位置精度である。
これらは作業時期やマウンタ装置のバラツキなどにも影
響を受けるため、ある程度のマージンが必要である。こ
のマージンが小さいと、いずれも接触不良または短絡不
良が多発し、歩留まりの低下につながる。
体装置のフリップチップボンディングで重要視されてい
るのは、バンプ１３とセラミック基板２１上に形成され
た導電層２２との密着性と、マウント位置精度である。
これらは作業時期やマウンタ装置のバラツキなどにも影
響を受けるため、ある程度のマージンが必要である。こ
のマージンが小さいと、いずれも接触不良または短絡不
良が多発し、歩留まりの低下につながる。
【０００５】マージンを増加させる方法は、バンプ１３
と実装基板２０の導電層２２との接触面積と、隣接する
導電層とのクリアランスを増加させることである。従来
の技術では、フリップチップボンディングに用いられる
実装基板２１は、平坦な基板表面にパターン形成された
平坦な導電層２２を形成しているため、バンプ１３と実
装基板２０の導電層２２との接触面は平面である。この
ため、バンプ１３と導電層２２との接合の際には図６
（ａ）に示すようにバンプ１３が潰れたり、図６（ｂ）
に示すようにバンプ１３が上記接触面からずれたりし
て、接触不良または短絡不良が多発し、歩留まりが低下
する。これらのことを考慮して、密着性や位置精度のマ
ージンを十分に取り、歩留りの向上を図るには、導電層
２２の接触面の面積や隣接する導電層２２との距離を広
くとる必要があった。この結果、実装基板２０の面積の
縮小化を困難なものとし、将来予想される多ピン化に対
し不利となるものであった。
と実装基板２０の導電層２２との接触面積と、隣接する
導電層とのクリアランスを増加させることである。従来
の技術では、フリップチップボンディングに用いられる
実装基板２１は、平坦な基板表面にパターン形成された
平坦な導電層２２を形成しているため、バンプ１３と実
装基板２０の導電層２２との接触面は平面である。この
ため、バンプ１３と導電層２２との接合の際には図６
（ａ）に示すようにバンプ１３が潰れたり、図６（ｂ）
に示すようにバンプ１３が上記接触面からずれたりし
て、接触不良または短絡不良が多発し、歩留まりが低下
する。これらのことを考慮して、密着性や位置精度のマ
ージンを十分に取り、歩留りの向上を図るには、導電層
２２の接触面の面積や隣接する導電層２２との距離を広
くとる必要があった。この結果、実装基板２０の面積の
縮小化を困難なものとし、将来予想される多ピン化に対
し不利となるものであった。
【０００６】本発明は、上記事情を考慮してなされたも
のであって、サイズが縮小化しても歩留まりが低下する
のを可及的に防止することのできる実装基板およびこの
実装基板を用いた半導体装置を提供することを目的とす
る。
のであって、サイズが縮小化しても歩留まりが低下する
のを可及的に防止することのできる実装基板およびこの
実装基板を用いた半導体装置を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明によるフリップチ
ップ実装基板は、基板と、この基板上に形成され、半導
体チップのパッドとバンプで接続される領域に凹凸部が
形成された導電層とを備えたことを特徴とする。
ップ実装基板は、基板と、この基板上に形成され、半導
体チップのパッドとバンプで接続される領域に凹凸部が
形成された導電層とを備えたことを特徴とする。
【０００８】また、本発明による半導体装置は、パッド
を有しこのパッドにバンプが形成された半導体チップ
と、基板およびこの基板上に形成されて前記半導体チッ
プの前記パッドと前記バンプで接続される接続領域に凹
凸部が形成された導電層と、を備え、前記半導体チップ
は、前記バンプが前記導電層の接続領域に接続されるよ
うに前記フリップチップ実装基板にマウント・ボンディ
ングされたことを特徴とする。
を有しこのパッドにバンプが形成された半導体チップ
と、基板およびこの基板上に形成されて前記半導体チッ
プの前記パッドと前記バンプで接続される接続領域に凹
凸部が形成された導電層と、を備え、前記半導体チップ
は、前記バンプが前記導電層の接続領域に接続されるよ
うに前記フリップチップ実装基板にマウント・ボンディ
ングされたことを特徴とする。
【０００９】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら具体的に説明する。
て、図面を参照しながら具体的に説明する。
【００１０】（第１実施形態）本発明の第１実施形態の
構成を図１に示す。この第１実施形態は、半導体装置で
あって、その平面図を図１（ａ）に、図１（ａ）に示す
切断線Ａ−Ａ’で切断したときの断面図を図１（ｂ）
に、バンプ付近の拡大断面図を図１（ｃ）に示す。この
実施形態の半導体装置は、フリップチップ実装基板１０
と、半導体チップ１４とを備えている。半導体チップ１
４のパッド（図示せず）上にはバンプ１３が形成されて
いる。また、フリップチップ実装基板１０は、セラミッ
ク基板１１と、このセラミック基板上に形成された導電
層１２とを有している。そして、この導電層１２は、半
導体チップ１４上に形成されたバンプ１３との接続領域
には図１（ｃ）に示すように凹凸部１２ａが設けられた
構成となっている。この凹凸の断面形状は四角形であ
る。
構成を図１に示す。この第１実施形態は、半導体装置で
あって、その平面図を図１（ａ）に、図１（ａ）に示す
切断線Ａ−Ａ’で切断したときの断面図を図１（ｂ）
に、バンプ付近の拡大断面図を図１（ｃ）に示す。この
実施形態の半導体装置は、フリップチップ実装基板１０
と、半導体チップ１４とを備えている。半導体チップ１
４のパッド（図示せず）上にはバンプ１３が形成されて
いる。また、フリップチップ実装基板１０は、セラミッ
ク基板１１と、このセラミック基板上に形成された導電
層１２とを有している。そして、この導電層１２は、半
導体チップ１４上に形成されたバンプ１３との接続領域
には図１（ｃ）に示すように凹凸部１２ａが設けられた
構成となっている。この凹凸の断面形状は四角形であ
る。
【００１１】本実施形態の半導体装置は、上記バンプ１
３と導電層１２の接続領域が接するように半導体チップ
１４がフリップチップ実装基板１０にマウント・ボンデ
ィングされて構成となっている。
３と導電層１２の接続領域が接するように半導体チップ
１４がフリップチップ実装基板１０にマウント・ボンデ
ィングされて構成となっている。
【００１２】以上説明したように、本実施形態において
は、フリップチップ実装基板１０の導電層１２の接続領
域には、凹凸が設けられた構成となっているため、バン
プ１３と導電層１２との接触面積を従来よりも大きくす
ることが可能となる。このため、基板のサイズを縮小化
したときに、バンプ１３と導電層１２との接合の際には
バンプ１３が潰れたり（図２（ａ）参照）、バンプ１３
が上記接触面からずれたりしても（図２（ｂ）参照）、
導電層１２からバンプ１３がはみ出す量を従来よりも少
なくすることができ、接触不良や短絡不良を防止するこ
とが可能となり、歩留まりが低下するのを可及的に防止
することができる。
は、フリップチップ実装基板１０の導電層１２の接続領
域には、凹凸が設けられた構成となっているため、バン
プ１３と導電層１２との接触面積を従来よりも大きくす
ることが可能となる。このため、基板のサイズを縮小化
したときに、バンプ１３と導電層１２との接合の際には
バンプ１３が潰れたり（図２（ａ）参照）、バンプ１３
が上記接触面からずれたりしても（図２（ｂ）参照）、
導電層１２からバンプ１３がはみ出す量を従来よりも少
なくすることができ、接触不良や短絡不良を防止するこ
とが可能となり、歩留まりが低下するのを可及的に防止
することができる。
【００１３】また、凹凸を設けたことにより、導電層１
２の面積やバンプ１３の径を増加させることなくバンプ
１３と導電層１２の密着性を向上させることができる。
更に、隣接する基板導電層とのクリアランスを従来に比
べ小さくすることが可能となる。
２の面積やバンプ１３の径を増加させることなくバンプ
１３と導電層１２の密着性を向上させることができる。
更に、隣接する基板導電層とのクリアランスを従来に比
べ小さくすることが可能となる。
【００１４】なお、本実施形態においては、導電層１２
の接続領域の凹凸の断面形状は四角形であったが、三角
形でも良いし、凹凸が形成されていればその断面形状に
よらず本実施形態と同様の効果を奏することができる。
の接続領域の凹凸の断面形状は四角形であったが、三角
形でも良いし、凹凸が形成されていればその断面形状に
よらず本実施形態と同様の効果を奏することができる。
【００１５】（第２実施形態）次に、本発明の第２実施
形態を図３を参照して説明する。この第２実施形態は、
図１に示すフリップチップ実装基板１０の製造方法であ
って、その製造工程を図３に示す。
形態を図３を参照して説明する。この第２実施形態は、
図１に示すフリップチップ実装基板１０の製造方法であ
って、その製造工程を図３に示す。
【００１６】まず、セラミック基板１１を図３（ａ）に
示すマスク３１で覆う。このマスク３１は、セラミック
基板１１とほぼ同じ大きさであって、中央部に導電層１
２と同じ形状の開口部３２が形成された構成となってい
る（図３（ａ）参照）。続いて、マスク３１越に例えば
メッキなどの方法を用いて膜厚が数μｍ程度の導電層１
２を堆積し形成する（図３（ｂ）参照）。なお、図３
（ｂ）は、マスク３１を除去した後の平面図を示す。導
電層１２の形成後のセラミック基板１１の、図３（ｂ）
に示す切断線Ａ−Ａ’で切断したときの断面図を図３
（ｃ）に示す。
示すマスク３１で覆う。このマスク３１は、セラミック
基板１１とほぼ同じ大きさであって、中央部に導電層１
２と同じ形状の開口部３２が形成された構成となってい
る（図３（ａ）参照）。続いて、マスク３１越に例えば
メッキなどの方法を用いて膜厚が数μｍ程度の導電層１
２を堆積し形成する（図３（ｂ）参照）。なお、図３
（ｂ）は、マスク３１を除去した後の平面図を示す。導
電層１２の形成後のセラミック基板１１の、図３（ｂ）
に示す切断線Ａ−Ａ’で切断したときの断面図を図３
（ｃ）に示す。
【００１７】次に、導電層１２が形成されたセラミック
基板１１を、図３（ｄ）に示すマスク３５で覆う。この
マスク３５は、セラミック基板１１とほぼ同じ大きさで
あって、導電層１２とバンプ１３との接触領域に相当す
る領域にスリット３６が設けられた構成となっている。
続いて、マスク３５越に例えばメッキなどの方法を用い
て膜厚が数μｍ程度の導電層１２の接触領域の凹凸部１
２ａを堆積し形成する。その後マスク３５を除去するこ
とによりフリップチップ実装基板１０が完成する（図３
（ｅ）参照）。凹凸部１２ａの形成後のセラミック基板
１１の、図３（ｅ）に示す切断線Ｂ−Ｂ’で切断したと
きの断面図を図３（ｆ）に示す。
基板１１を、図３（ｄ）に示すマスク３５で覆う。この
マスク３５は、セラミック基板１１とほぼ同じ大きさで
あって、導電層１２とバンプ１３との接触領域に相当す
る領域にスリット３６が設けられた構成となっている。
続いて、マスク３５越に例えばメッキなどの方法を用い
て膜厚が数μｍ程度の導電層１２の接触領域の凹凸部１
２ａを堆積し形成する。その後マスク３５を除去するこ
とによりフリップチップ実装基板１０が完成する（図３
（ｅ）参照）。凹凸部１２ａの形成後のセラミック基板
１１の、図３（ｅ）に示す切断線Ｂ−Ｂ’で切断したと
きの断面図を図３（ｆ）に示す。
【００１８】この実施形態の製造方法によって形成され
たフリップチップ実装基板１０は、導電層１２の、バン
プ１３との接触領域に凹凸部１２ａが設けられているた
め、バンプ１３と導電層１２との接触面積を従来よりも
大きくすることが可能となる。このため、基板のサイズ
を縮小化したときに、バンプ１３と導電層１２との接合
の際にはバンプ１３が潰れたり（図２（ａ）参照）、バ
ンプ１３が上記接触面からずれたりしても（図２（ｂ）
参照）、導電層１２からバンプ１３がはみ出す量を従来
よりも少なくすることができ、接触不良や短絡不良を防
止することが可能となり、歩留まりが低下するのを可及
的に防止することができる。
たフリップチップ実装基板１０は、導電層１２の、バン
プ１３との接触領域に凹凸部１２ａが設けられているた
め、バンプ１３と導電層１２との接触面積を従来よりも
大きくすることが可能となる。このため、基板のサイズ
を縮小化したときに、バンプ１３と導電層１２との接合
の際にはバンプ１３が潰れたり（図２（ａ）参照）、バ
ンプ１３が上記接触面からずれたりしても（図２（ｂ）
参照）、導電層１２からバンプ１３がはみ出す量を従来
よりも少なくすることができ、接触不良や短絡不良を防
止することが可能となり、歩留まりが低下するのを可及
的に防止することができる。
【００１９】また、凹凸を設けたことにより、導電層１
２の面積やバンプ１３の径を増加させることなくバンプ
１３と導電層１２の密着性を向上させることができる。
更に、隣接する基板導電層とのクリアランスを従来に比
べ小さくすることが可能となる。
２の面積やバンプ１３の径を増加させることなくバンプ
１３と導電層１２の密着性を向上させることができる。
更に、隣接する基板導電層とのクリアランスを従来に比
べ小さくすることが可能となる。
【００２０】（第３実施形態）次に、本発明の第３実施
形態を図４を参照して説明する。この第２実施形態は、
図１に示すフリップチップ実装基板１０の製造方法であ
って、その製造工程を図４に示す。
形態を図４を参照して説明する。この第２実施形態は、
図１に示すフリップチップ実装基板１０の製造方法であ
って、その製造工程を図４に示す。
【００２１】まず、セラミック基板１１を図４（ａ）に
示すマスク４１で覆う。このマスク４１は、例えばフォ
トレジストからなり、導電層１２とバンプ１３との接触
領域に相当する領域にスリット４２が設けられた構成と
なっている（図４（ａ）参照）。このマスク４１を用い
て、セラミック基板１１をメカニカルエッチングし、上
記マスク４１を除去する。すると、図４（ｂ）、（ｃ）
に示すようにセラミック基板１１の、導電層１２とバン
プ１３との接触領域に相当する領域に凹凸部１１ａが形
成される。なお、図４（ｂ）は、凹凸部１１ａが形成さ
れたときのセラミック基板１１の平面図であり、図４
（ｃ）は、図４（ｂ）に示す切断線Ａ−Ａ’で切断した
ときのセラミック基板１１の断面図である。
示すマスク４１で覆う。このマスク４１は、例えばフォ
トレジストからなり、導電層１２とバンプ１３との接触
領域に相当する領域にスリット４２が設けられた構成と
なっている（図４（ａ）参照）。このマスク４１を用い
て、セラミック基板１１をメカニカルエッチングし、上
記マスク４１を除去する。すると、図４（ｂ）、（ｃ）
に示すようにセラミック基板１１の、導電層１２とバン
プ１３との接触領域に相当する領域に凹凸部１１ａが形
成される。なお、図４（ｂ）は、凹凸部１１ａが形成さ
れたときのセラミック基板１１の平面図であり、図４
（ｃ）は、図４（ｂ）に示す切断線Ａ−Ａ’で切断した
ときのセラミック基板１１の断面図である。
【００２２】次に、セラミック基板１１を図４（ｄ）に
示すマスク４５で覆う。このマスク４５は、セラミック
基板１１とほぼ同じ大きさであって、中央部に導電層１
２と同じ形状の開口部３２が形成された構成となってい
る（図４（ｄ）参照）。続いて、マスク４５越に例えば
メッキなどの方法を用いて膜厚が数μｍ程度の導電層１
２を堆積し形成する（図４（ｅ）参照）。なお、図４
（ｅ）は、マスク４５を除去した後の平面図を示す。導
電層１２の形成後のセラミック基板１１の、図４（ｅ）
に示す切断線Ａ−Ａ’で切断したときの断面図を図４
（ｆ）に示す。このようにして、図１に示す第１実施形
態で説明したフリップチップ実装基板１０が完成する。
示すマスク４５で覆う。このマスク４５は、セラミック
基板１１とほぼ同じ大きさであって、中央部に導電層１
２と同じ形状の開口部３２が形成された構成となってい
る（図４（ｄ）参照）。続いて、マスク４５越に例えば
メッキなどの方法を用いて膜厚が数μｍ程度の導電層１
２を堆積し形成する（図４（ｅ）参照）。なお、図４
（ｅ）は、マスク４５を除去した後の平面図を示す。導
電層１２の形成後のセラミック基板１１の、図４（ｅ）
に示す切断線Ａ−Ａ’で切断したときの断面図を図４
（ｆ）に示す。このようにして、図１に示す第１実施形
態で説明したフリップチップ実装基板１０が完成する。
【００２３】この実施形態の製造方法によって形成され
たフリップチップ実装基板１０は、導電層１２の、バン
プ１３との接触領域に凹凸部１２ａが設けられているた
め、バンプ１３と導電層１２との接触面積を従来よりも
大きくすることが可能となる。このため、基板のサイズ
を縮小化したときに、バンプ１３と導電層１２との接合
の際にはバンプ１３が潰れたり（図２（ａ）参照）、バ
ンプ１３が上記接触面からずれたりしても（図２（ｂ）
参照）、導電層１２からバンプ１３がはみ出す量を従来
よりも少なくすることができ、接触不良や短絡不良を防
止することが可能となり、歩留まりが低下するのを可及
的に防止することができる。
たフリップチップ実装基板１０は、導電層１２の、バン
プ１３との接触領域に凹凸部１２ａが設けられているた
め、バンプ１３と導電層１２との接触面積を従来よりも
大きくすることが可能となる。このため、基板のサイズ
を縮小化したときに、バンプ１３と導電層１２との接合
の際にはバンプ１３が潰れたり（図２（ａ）参照）、バ
ンプ１３が上記接触面からずれたりしても（図２（ｂ）
参照）、導電層１２からバンプ１３がはみ出す量を従来
よりも少なくすることができ、接触不良や短絡不良を防
止することが可能となり、歩留まりが低下するのを可及
的に防止することができる。
【００２４】また、凹凸を設けたことにより、導電層１
２の面積やバンプ１３の径を増加させることなくバンプ
１３と導電層１２の密着性を向上させることができる。
更に、隣接する基板導電層とのクリアランスを従来に比
べ小さくすることが可能となる。
２の面積やバンプ１３の径を増加させることなくバンプ
１３と導電層１２の密着性を向上させることができる。
更に、隣接する基板導電層とのクリアランスを従来に比
べ小さくすることが可能となる。
【００２５】
【発明の効果】以上述べたように、本発明によれば、導
電層とバンプとの接触領域に凹凸を設けたことにより、
接触不良や短絡不良を防止することが可能となり、歩留
まりが低下するのを可及的に防止することができる。
電層とバンプとの接触領域に凹凸を設けたことにより、
接触不良や短絡不良を防止することが可能となり、歩留
まりが低下するのを可及的に防止することができる。
【図１】本発明の第１実施形態による半導体装置の構成
を示す図。
を示す図。
【図２】第１実施形態の効果を説明する図。
【図３】本発明の第２実施形態によるフリップチップ実
装基板の製造工程を示す工程図。
装基板の製造工程を示す工程図。
【図４】本発明の第３実施形態によるフリップチップ実
装基板の製造工程を示す工程図。
装基板の製造工程を示す工程図。
【図５】従来の半導体装置の構成を示す図。
【図６】従来の半導体装置の問題点を説明する図。
１０ フリップチップ実装基板
１１ セラミック基板
１１ａ 凹凸部
１２ 導電層
１２ａ 凹凸部
１３ バンプ
１４ 半導体チップ
２０ 実装基板
２１ セラミック基板
２２ 導電層
Claims (2)
- 【請求項１】基板と、この基板上に形成され、半導体チ
ップのパッドとバンプで接続される領域に凹凸部が形成
された導電層とを備えたことを特徴とするフリップチッ
プ実装基板。 - 【請求項２】パッドを有しこのパッドにバンプが形成さ
れた半導体チップと、基板およびこの基板上に形成され
て前記半導体チップの前記パッドと前記バンプで接続さ
れる接続領域に凹凸部が形成された導電層と、を備え、
前記半導体チップは、前記バンプが前記導電層の接続領
域に接続されるように前記フリップチップ実装基板にマ
ウント・ボンディングされたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001306232A JP2003109987A (ja) | 2001-10-02 | 2001-10-02 | フリップチップ実装基板および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001306232A JP2003109987A (ja) | 2001-10-02 | 2001-10-02 | フリップチップ実装基板および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003109987A true JP2003109987A (ja) | 2003-04-11 |
Family
ID=19125903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001306232A Pending JP2003109987A (ja) | 2001-10-02 | 2001-10-02 | フリップチップ実装基板および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003109987A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100416814C (zh) * | 2005-04-15 | 2008-09-03 | 阿尔卑斯电气株式会社 | 半导体器件的安装结构及其所使用的安装基板的制造方法 |
| CN100438009C (zh) * | 2005-09-07 | 2008-11-26 | 阿尔卑斯电气株式会社 | 半导体部件的安装构造及其中所用的安装基板的制造方法 |
| JP2017228719A (ja) * | 2016-06-24 | 2017-12-28 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
-
2001
- 2001-10-02 JP JP2001306232A patent/JP2003109987A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100416814C (zh) * | 2005-04-15 | 2008-09-03 | 阿尔卑斯电气株式会社 | 半导体器件的安装结构及其所使用的安装基板的制造方法 |
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| JP2017228719A (ja) * | 2016-06-24 | 2017-12-28 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
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