JP2008118129A - フリップチップ接続用基板及びその製造方法 - Google Patents

フリップチップ接続用基板及びその製造方法 Download PDF

Info

Publication number
JP2008118129A
JP2008118129A JP2007271069A JP2007271069A JP2008118129A JP 2008118129 A JP2008118129 A JP 2008118129A JP 2007271069 A JP2007271069 A JP 2007271069A JP 2007271069 A JP2007271069 A JP 2007271069A JP 2008118129 A JP2008118129 A JP 2008118129A
Authority
JP
Japan
Prior art keywords
flip chip
bump pad
bump
circuit pattern
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007271069A
Other languages
English (en)
Inventor
Myung-Sam Kang
カン ミュン−サム
Jung-Hyun Park
パク ジュン−ヒュン
Sang-Duck Kim
キム サン−ダック
Ji-Eun Kim
キム ジ−エウン
Jong-Gyu Choi
チョイ ジョン−ギュ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2008118129A publication Critical patent/JP2008118129A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007Surface contacts, e.g. bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00013Fully indexed content
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0364Conductor shape
    • H05K2201/0367Metallic bump or raised conductor not used as solder bump
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745Recess in conductor, e.g. in pad or in metallic substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147Assembling terminal to base

Abstract

【課題】ソルダバンプが絶縁層部分に流れないようにすることができ、かつ、バンプ間のピッチを減らすことができるフリップチップ接続用基板及びその製造方法を提供する。
【解決手段】バンプパッドを備える基板を製造する方法において、回路パターンが陷沒された絶縁層を提供する段階と、バンプパッドが形成される部位の回路パターンをエッチングしてバンプパッドを形成する段階とを含むフリップチップ接続用基板の製造方法は、絶縁層に陷沒されている回路パターンの一部を溝形状で除去してバンプパッドを形成することを特徴とする。
【選択図】図2

Description

本発明はフリップチップ接続用基板及びその製造方法に関する。
フリップチップ(flip chip)接続とはチップ大きさパッケージ(Chip Scale Package、以後CSPとも呼ぶ)の一つの形態であり半導体チップとパッケージ基板との間にリードフレームを使用しなく伝導性パッドを直接接続してパッケージを製造する方法を言う。フリップチップ接続はパッケージングされたチップの大きさが既存ワイヤ接続により製造されたチップの大きさより非常に小さくかつ各伝送線の経路差が少ないためチップ内に流れる電気的信号の位相差などを減らすのに非常に良いので近来及び未来に半導体チップと素子の接続方法として非常に有用となり広く用いられるだろう。
現在CSP製作技術はワイヤボンディング(wire bonding)実装が中心であるが、高周波及び薄ら基板の趨勢に対応するためにフリップチップ実装に対する要求が多くなると予想される。ワイヤボンディングが大部分であった配線領域が漸次フリップチップ接続に代替されている時点で、基板におけるフリップチップ接続用パッドがますます狭くなりつつあり接続に要する導電性ペーストの一定量管理が必要である。
これに対して従来のフリップチップ実装方法の一つとして、いわゆる'Super Juffit ' 工法を挙げられる。フリップチップ接続のためにはフリップチップのバンプの位置に対応する基板上のパッドにソルダを集めることになるが、前記従来技術によればチップを基板に接続する際基板の外層回路の幅が同じである場合小さなソルダ(solder)粒子を全体に塗布して熱を加えると回路上に波のような凹凸が発生するという点を活用して回路を設計した。このように'Super Juffit ' 工法を用いれば基板上でソルダがパッド部分に一定量集まることになりフリップチップ接続が可能になる。
しかし前述した従来技術は基板上に突出されるフリップチップ接続用パッドの突出の高さを精緻に制御することができなく、材料の供給が限定されるという限界がある。
本発明はフリップチップ接続用基板において絶縁層に陷沒されている回路パターンの一部を溝形状で除去してバンプパッドを形成することによりソルダバンプが絶縁層のところに流れないように防止できるし、バンプ間のピッチを減らすことや、基板の高さの誤差を減らすことができるフリップチップ接続用基板及びその製造方法を提供する。
本発明の一実施形態によれば回路パターンが陷沒された絶縁層を提供する段階と、 前記回路パターンの一部を除去して溝形状のバンプパッドを形成する段階とを含むフリップチップ接続用基板製造方法が提供される。
この時回路パターンの一部を除去する方法はエッチング方法を用いて回路パターンをエッチングすることにより可能であって、絶縁層にバンプパッドに対応する開口部が形成されたエッチングレジストを積層する段階と、エッチング液を供給する段階と、 及びエッチングレジストを除去する段階とを含んで行われることができる。
バンプパッドに金属層を積層する段階をさらに含むことができ、この時金属層は錫(Sn)、チタン(Ti)、金(Au) の中の少なくとも一つを含んだものから形成することができる。
バンプパッドは湾曲した溝形状でエッチングすることができ、その以外にも多様な形状が可能である。バンプパッドをエッチングす以前に基板の表面にバンプパッドに対応する開口部を持つソルダレジストを形成する段階をさらに行うことができる。
バンプパッドを形成した後バンプパッドにバンプを形成する段階をさらに行って基板にフリップチップ用ソルダバンプを形成することが可能である。この時バンプはバンプパッドに対応するようにソルダペーストを提供し、ソルダペーストを溶融させることで形成することができる。
本発明の他の実施形態によれば、絶縁層と、絶縁層に陷沒された回路パターンと、及び回路パターンの一部が凹状にエッチングされて形成されたバンプパッドを含む基板が提供される。
バンプパッドは湾曲した溝形状、角形状など多様な形状でエッチングすることができる。バンプパッドは表面に金属層をさらに形成することができ、金属層は錫(Sn)、チタン(Ti)、金(Au) の中の少なくとも一つを含むことができる。バンプパッドにバンプを形成して、フリップチップ接続用バンプが実装された基板を提供することができる。
前述した以外の他の実施形態、特徴、利点が本発明の図面、特許請求の範囲及び発明の詳細な説明から明確になるだろう。
前述したように本発明の好ましい実施例によれば、本発明はフリップチップ接続用基板において絶縁層に陷沒されている回路パターンの一部を溝形状で除去してバンプパッドを形成することにより、ソルダバンプが絶縁層のところに流れないように防止できるし、バンプ間のピッチを減らすことができる。またソルダバンプが回路パターンをエッチングする方法により形成されたバンプパッドの上に形成されるので一部が陷沒されており基板の高さの誤差を減らすことができるフリップチップ接続用基板及びその製造方法を提供することができる。
以下、本発明によるフリップチップ接続用基板製造方法の好ましい実施例を図1に示されている手順に応じて図2ないし図4を参照して詳しく説明するが、添付図面を参照して説明することにおいて、同一かつ対応する構成要素は同一の図面番号を付与してこれに対する重複される説明は省略する。
図1は本発明の一実施例によるフリップチップ接続用基板製造方法を示すフローチャートであり、図2は本発明の一実施例によるフリップチップ接続用基板の製造工程を示す流れ図であり、図3は本発明の実施例によるバンプパッドの形状を示す斜視図であり、図4は本発明の好ましい一実施例によるフリップチップ接続用基板の平面図である。
図2ないし図4参照すると、絶縁層10、回路パターン11、ソルダレジスト12、エッチングレジスト13、バンプパッド14、バンプ15が示されている。
図1の段階S10は、回路パターンが陷沒された絶縁層を提供する段階である。図2の(a)を参照すると、回路パターンが陷沒された絶縁層が示されている。回路パターン11が絶縁層10に陷沒された構造は回路パターン11が絶縁層10上に形成された場合に比して回路パターン11間の電気的接続によるエラーを防止することができ、微細ピッチ(fine pitch)を具現することができ、回路パターン11の剥離などを防止することができる。
また、回路パターン11による高さの増加はないので、ソルダバンプ15の高さを低めて基板の高さの誤差を減らすことができるという長所がある。この時絶縁層10に陷沒された回路パターン11は絶縁層10と高さが均一したほうが好ましい。
段階S20は回路パターン11を一部除去して溝形状のバンプパッド14を形成する段階である。
バンプパッド14はソルダバンプ15を形成するための回路パターン11上の一部分であって、バンプパッド14の上にソルダペーストが凝集されるようにするためにはバンプパッド14の面積が広くなくてはならない。一般的に回路パターン11より平面的に広いバンプパッド14を具現する方法が用いられるが、このような方法はソルダバンプ15間の間隔が狭くなりソルダバンプ15間にブリッジ(bridge)の生ずる恐れがある。しかし本実施例のように回路パターン11をエッチングしてバンプパッド14の面積を増加させる場合には深さ方向に面積が増加することになるのでソルダバンプ15間のブリッジが形成されないことになる。
この時エッチング方法の一つの実施例として湿式エッチング方法を挙げられるが、段階S21ないし段階S23を行うことによりバンプパッド14を湿式エッチングする。
段階S21はエッチングレジスト13を絶縁層に形成する段階である。回路パターン11をエッチングするエッチング液を供給する場合バンプパッド14が形成される部位の以外の部分までエッチングされて回路パターン11が損傷される恐れがあるので、図2の(c)に示されているようにバンプパッド14に該当する部分が露出されるようにエッチングレジスト13を塗布して回路パターン11を保護することが好ましい。
段階S22はエッチング液を供給し回路パターンをエッチングしてバンプパッドを形成する段階である。回路パターン11をエッチングできるエッチング液を供給して回路パターン11を深さ方向に面積を広げてバンプパッド14を形成する。
段階S23はエッチングレジスト13を除去する段階である。 図2の(d)はエッチング液を供給してバンプパッド14を形成し、エッチングレジスト13を除去した状態を示す。
特にバンプパッド14の配置をジグザグにする場合以外に、一列で配置してもソルダバンプ15間のソルダブリッジなしにフリップチップ連結用基板を製作することができるという長所がある。図2及び図4はバンプパッド14が一列に配列された実施例を示す。
バンプパッド14の形状は図3の(a)のように湾曲した形状も可能であり、(b)のように角形状も可能である。 バンプパッド14の面積を広くエッチングするとしたら、形状は多様にできる。
段階S20を行う前にソルダレジスト12を塗布する段階S15をさらに含むことができる。ソルダレジスト12はソルダが所望する部位にだけ形成されるように、ソルダが形成される部分(ランドあるいはパッドと言う)以外の部分に塗布することであって、窮極的にはソルダブリッジ(Solder Bridge)を防止するためである。
図2の(b)を参照すると、ソルダバンプ15が形成される部位を除いてソルダレジスト12を塗布した。ソルダレジスト12が塗布されている部分にはソルダペーストが塗布されないので、所望する部分にだけソルダバンプ15を形成することができる。
ソルダペーストの量に応じてバンプパッド14の以外の部分にも塗布されうるが、粘度が大きいソルダペーストを用いたり、ソルダペーストの量を調節してバンプパッド14の部分にだけソルダバンプ15が形成されるようにすることができる。
段階S30はバンプパッド14に金属層を積層する段階である。ソルダペーストの溶融時バンプパッドに正確に詰められるように、バンプパッド14にさらに積層するものであり、一般的に錫(Sn)、チタン(Ti)、金(Au)の中の一つを含む金属を用いる。段階S30は本発明の実施例において必ずしも必要な段階ではなく、省略することも可能である。
段階S40はソルダバンプ15を形成する段階である。 バンプパッド14の上にソルダバンプ15を形成することであって、スクリーン印刷法などを用いてバンプパッド14の上にソルダペーストを塗布し、ここに熱を加えて溶融すれば液体状態になりながら表面張力により凝集することになる。この時、バンプパッド14の面積が広いためバンプパッド14の上に凸とされたソルダレジストが集まり、ソルダレジストが硬化されながらソルダバンプ15が形成される。
特に本発明の実施例によれば回路パターン11の以外に絶縁層10にソルダペーストが流れ込んでソルダブリッジを防止することができる。図4参照すると絶縁層10部分にソルダバンプ15が形成されなかったことが分かる。
本発明によるフリップチップ接続用基板の好ましい実施例を図3及び図4を参照して詳しく説明する。
絶縁層10と絶縁層10に陷沒された回路パターン11、そして、回路パターン11に凹状にエッチングされて形成されたバンプパッド14を含むことを特徴とするフリップチップ接続用基板を提供する。
前述したようにソルダペーストを溶融した場合液体の表面張力に応じて面積が広い所に詰められることになり硬化時ソルダバンプ15が形成される。但し本発明の実施例は面積を広げる方法として既存の広さ方向に面積を増加させることとは異なって深さ方向に面積を増加させることを特徴とする。
バンプパッドの形状は湾曲した溝や角溝など多様にすることができる。バンプパッド14の上に錫(Sn)、金(Au)、チタン(Ti)などの金属で積層してソルダペーストとの結合力を良くしバンプパッド14に的確にソルダバンプ15が形成されるようにすることができる。
前記のような特徴を有するバンプパッド14の上にソルダバンプ15を追加すれば、フリップチップを実装できるフリップチップ接続用基板が形成される。回路パターン11が絶縁層10に陷沒されており、バンプパッド14が深さ方向にエッチングされているので、ソルダバンプ15も図4に示されているように絶縁層10の部分に形成されなくバンプパッド15にだけ形成されるようにできる。
前述した実施例以外の多い実施例が本発明の特許請求の範囲内に存在する。
本発明の一実施例によるフリップチップ接続用基板製造方法を示すフローチャートである。 本発明の一実施例によるフリップチップ接続用基板の製造工程を示す流れ図である。 本発明の実施例によるバンプパッドの形状を示す斜視図である。 本発明の一実施例によるフリップチップ接続用基板の平面図である。
符号の説明
10 絶縁層
11 回路パターン
12 ソルダレジスト
13 エッチングレジスト
14 バンプパッド
15 ソルダバンプ

Claims (13)

  1. 回路パターンが陷沒された絶縁層を提供する段階と、
    前記回路パターンの一部を除去して溝形状のバンプパッドを形成する段階と
    を含むフリップチップ接続用基板製造方法。
  2. 前記絶縁層を提供する段階が、前記絶縁層に前記バンプパッドに対応する部分が露出するようにエッチングレジストを形成する段階と、
    エッチング液を供給して前記回路パターンをエッチングすることで前記バンプパッドを形成する段階と、及び
    前記エッチングレジストを除去する段階とを含むことを特徴とする請求項1に記載のフリップチップ接続用基板製造方法。
  3. 前記バンプパッドに金属層を積層する段階をさらに含む請求項1に記載のフリップチップ接続用基板製造方法。
  4. 前記金属層が錫(Sn)、チタン(Ti)、金(Au)の中の少なくとも一つを含むことからなることを特徴とする請求項3に記載のフリップチップ接続用基板製造方法。
  5. 前記バンプパッドが湾曲した溝形状であることを特徴とする請求項1に記載のフリップチップ接続用基板製造方法。
  6. 前記バンプパッドを形成する段階の以前に前記絶縁層の表面に前記バンプパッドに対応する部分が露出されるようにソルダレジストを形成する段階をさらに行うことを特徴とする請求項1に記載のフリップチップ接続用基板製造方法。
  7. 前記バンプパッドにソルダバンプを形成する段階をさらに含む請求項1に記載のフリップチップ接続用基板製造方法。
  8. 前記ソルダバンプを形成する段階が
    前記バンプパッドにソルダペーストを提供する段階と、
    前記ソルダペーストを溶融させる段階とを含むことを特徴とする請求項7に記載のフリップチップ接続用基板製造方法。
  9. 絶縁層と、
    絶縁層に陷沒された回路パターンと、及び
    前記回路パターンの一部が凹状の溝形状で除去されて形成されたバンプパッドを含むフリップチップ接続用基板。
  10. 前記バンプパッドが湾曲した溝形状でエッチングされたことを特徴とする請求項9に記載のフリップチップ接続用基板。
  11. 前記バンプパッドの表面に積層される金属層をさらに含む請求項9に記載のフリップチップ接続用基板。
  12. 前記金属層が錫(Sn)、チタン(Ti)、金(Au)の中の少なくとも一つを含むことを特徴とする請求項11に記載のフリップチップ接続用基板。
  13. 前記バンプパッドに形成されたソルダバンプをさらに含む請求項9に記載のフリップチップ接続用基板。
JP2007271069A 2006-11-02 2007-10-18 フリップチップ接続用基板及びその製造方法 Pending JP2008118129A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060107907A KR100764668B1 (ko) 2006-11-02 2006-11-02 플립칩 접속용 기판 및 그 제조방법

Publications (1)

Publication Number Publication Date
JP2008118129A true JP2008118129A (ja) 2008-05-22

Family

ID=39265091

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007271069A Pending JP2008118129A (ja) 2006-11-02 2007-10-18 フリップチップ接続用基板及びその製造方法

Country Status (5)

Country Link
US (1) US20080105458A1 (ja)
JP (1) JP2008118129A (ja)
KR (1) KR100764668B1 (ja)
CN (1) CN101174570A (ja)
DE (1) DE102007046329A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009289868A (ja) * 2008-05-28 2009-12-10 Kyocer Slc Technologies Corp 配線基板およびその製造方法
JP2012015198A (ja) * 2010-06-29 2012-01-19 Kyocer Slc Technologies Corp 配線基板およびその製造方法
JP2012212827A (ja) * 2011-03-31 2012-11-01 Hitachi Chem Co Ltd 半導体素子搭載用パッケージ基板の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090289360A1 (en) * 2008-05-23 2009-11-26 Texas Instruments Inc Workpiece contact pads with elevated ring for restricting horizontal movement of terminals of ic during pressing
JP5897637B2 (ja) 2014-04-30 2016-03-30 ファナック株式会社 耐食性を向上させたプリント基板およびその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06152114A (ja) * 1992-10-30 1994-05-31 Sony Corp 電気回路配線基板及びその製造方法並びに電気回路装置
JP2003133711A (ja) * 2001-10-23 2003-05-09 Matsushita Electric Ind Co Ltd プリント配線板とその製造方法および電子部品の実装方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100216839B1 (ko) * 1996-04-01 1999-09-01 김규현 Bga 반도체 패키지의 솔더 볼 랜드 메탈 구조
KR19990034732A (ko) * 1997-10-30 1999-05-15 윤종용 금속 입자를 이용한 플립칩 접속 방법
JP3420076B2 (ja) * 1998-08-31 2003-06-23 新光電気工業株式会社 フリップチップ実装基板の製造方法及びフリップチップ実装基板及びフリップチップ実装構造
TW437030B (en) * 2000-02-03 2001-05-28 Taiwan Semiconductor Mfg Bonding pad structure and method for making the same
JP2001284783A (ja) * 2000-03-30 2001-10-12 Shinko Electric Ind Co Ltd 表面実装用基板及び表面実装構造
JP3581111B2 (ja) * 2001-05-01 2004-10-27 新光電気工業株式会社 半導体素子の実装基板及び実装構造
KR100426897B1 (ko) * 2001-08-21 2004-04-30 주식회사 네패스 솔더 터미널 및 그 제조방법
EP1387604A1 (en) * 2002-07-31 2004-02-04 United Test Center Inc. Bonding pads of printed circuit board capable of holding solder balls securely
US6825541B2 (en) * 2002-10-09 2004-11-30 Taiwan Semiconductor Manufacturing Co., Ltd Bump pad design for flip chip bumping
KR100585104B1 (ko) * 2003-10-24 2006-05-30 삼성전자주식회사 초박형 플립칩 패키지의 제조방법
US7213329B2 (en) * 2004-08-14 2007-05-08 Samsung Electronics, Co., Ltd. Method of forming a solder ball on a board and the board

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06152114A (ja) * 1992-10-30 1994-05-31 Sony Corp 電気回路配線基板及びその製造方法並びに電気回路装置
JP2003133711A (ja) * 2001-10-23 2003-05-09 Matsushita Electric Ind Co Ltd プリント配線板とその製造方法および電子部品の実装方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009289868A (ja) * 2008-05-28 2009-12-10 Kyocer Slc Technologies Corp 配線基板およびその製造方法
JP2012015198A (ja) * 2010-06-29 2012-01-19 Kyocer Slc Technologies Corp 配線基板およびその製造方法
JP2012212827A (ja) * 2011-03-31 2012-11-01 Hitachi Chem Co Ltd 半導体素子搭載用パッケージ基板の製造方法

Also Published As

Publication number Publication date
KR100764668B1 (ko) 2007-10-08
DE102007046329A1 (de) 2008-05-08
CN101174570A (zh) 2008-05-07
US20080105458A1 (en) 2008-05-08

Similar Documents

Publication Publication Date Title
JP4536603B2 (ja) 半導体装置の製造方法及び半導体装置用実装基板及び半導体装置
KR100455387B1 (ko) 반도체 칩의 범프의 제조방법과 이를 이용한 cog 패키지
JP2003124393A (ja) 半導体装置およびその製造方法
JP4819335B2 (ja) 半導体チップパッケージ
JP5243735B2 (ja) 回路基板及び半導体装置
JP2008118129A (ja) フリップチップ接続用基板及びその製造方法
JP2008244186A (ja) 回路基板、半導体装置、及び半田バンプの形成方法
JP2000068328A (ja) フリップチップ実装用配線基板
JP2008109138A (ja) 積層チップパッケージ及び該パッケージの製造方法
US8168525B2 (en) Electronic part mounting board and method of mounting the same
JP2007158024A (ja) Bga型半導体装置及びその製造方法
JP3897250B2 (ja) 半導体パッケージ用基板とその製造方法
JP3946200B2 (ja) 電子部品の実装方法
JP5685807B2 (ja) 電子装置
KR100959856B1 (ko) 인쇄회로기판 제조방법
JP2007109884A (ja) 実装基板および半導体装置
TW441059B (en) Semiconductor package substrate structure
JP3961876B2 (ja) 半導体装置用はんだバンプの製造方法
TWI418276B (zh) 導電凸塊無翼部的封裝基板之製法
KR100775121B1 (ko) 범프구조 및 범프를 이용한 칩 연결방법
KR100986294B1 (ko) 인쇄회로기판의 제조방법
JPS58157147A (ja) 混成集積回路基板
JP2006269712A (ja) 半導体装置の製造方法
JP2001085558A (ja) 半導体装置およびその実装方法
JPH11150151A (ja) 集積回路チップの実装構造および方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101019

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20101112

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110208

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110502

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110510

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111011