CN101174570A - 用于安装倒装芯片的衬底及其制造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 229910000679 solder Inorganic materials 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims description 27
- 230000004888 barrier function Effects 0.000 claims description 26
- 238000005476 soldering Methods 0.000 claims description 14
- 239000010931 gold Substances 0.000 claims description 12
- 239000010936 titanium Substances 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 11
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 230000004907 flux Effects 0.000 claims description 2
- 238000007373 indentation Methods 0.000 abstract 2
- 230000008901 benefit Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 239000000155 melt Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00013—Fully indexed content
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0364—Conductor shape
- H05K2201/0367—Metallic bump or raised conductor not used as solder bump
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09745—Recess in conductor, e.g. in pad or in metallic substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/107—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49147—Assembling terminal to base
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
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- Wire Bonding (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
本发明公开了一种用于安装倒装芯片的衬底和制造该衬底的方法。使用制造用于倒装芯片安装的衬底的方法,该方法包括提供其中掩埋有电路图案的绝缘层,以及通过去除电路图案的至少一部分来形成凹陷形状的至少一个凸块焊盘,该凸块焊盘可以通过去除电路图案的一部分而形成为凹陷形状,以防止焊料凸块流向绝缘层部分并减小凸块间的间距。
Description
相关申请交叉参考
本申请要求于2006年11月2日在韩国知识产权局提交的第10-2006-0107907号韩国专利申请的权益,其公开的全部内容结合于此以供参考。
技术领域
本发明涉及一种用于安装倒装芯片的衬底及其制造方法。
背景技术
倒装芯片安装是芯片级封装(CSP)的一种,是一种通过将导电焊盘安装在衬底上制造封装件的方法,在半导体芯片和芯片封装件的衬底之间不使用引线框架。倒装芯片安装具有其芯片封装件比利用引线接合法制造的芯片封装件小得多的好处,以及具有减小导线间电信号中相位差的好处,因此倒装芯片安装被广泛应用,并且其有望在未来继续应用。
尽管制造CSP的技术目前仍然集中于使用引线接合法安装,但是倒装芯片安装的需求有望增加,以应付更高频率和更薄衬底的趋势。随着越来越多倒装芯片安装取代引线接合法的情况,用于将倒装芯片安装到衬底上的焊盘变得更窄小,这就需要保持恒定量的用于连接的导电膏。
在相关技术中使用的一种倒装芯片安装方法是所谓的“焊料预涂覆(Super Juffit)”方法。为了实施倒装连接,焊料需要对应于倒装芯片上凸块的位置而粘着在衬底的焊盘上,并且根据相关技术,利用如下事实设计电路,当衬底上的外层电路的宽度相同时,在表面上涂覆小焊料颗粒并且供热以在电路中产生波纹形状。通过应用该焊料预涂覆方法,一定量的焊料就可以粘着在衬底的焊盘中以便能够安装倒装芯片。
然而,对于上述相关技术方法,安装从衬底上凸出的焊盘的倒装芯片的高度不能精确控制,并且受限于能提供多少材料。
发明内容
本发明一方面旨在提供用于安装倒装芯片的衬底以及制造这种衬底的方法,其中,通过去除部分电路图案以凹陷形状形成凸块焊盘(bump pad),以防止焊料凸块(solder bump)流至绝缘层部分并减小凸块间的间距,以及减小衬底的高度偏差。
本发明的一方面提供了制造用于安装倒装芯片的衬底的方法,该方法包括提供其中掩埋有电路图案的绝缘层,以及通过去除电路图案的至少一部分来形成凹陷形状的至少一个凸块焊盘。
通过将抗蚀剂施加在绝缘层上以使得对应于凸块焊盘的部分露出,通过用蚀刻剂蚀刻电路图案形成凸块焊盘,并去除抗蚀剂,从而可以形成凸块焊盘。
可以采取在凸块焊盘上层叠金属层的进一步操作实施上述方法,金属层可以包括锡(Sn)、钛(Ti)、和金(Au)中的至少一种。
凸块焊盘可以具有弯曲凹陷或多边形凹陷的形状,或可以是多种形状中的任一种。在形成凸块焊盘之前,可实施将抗焊剂施加在绝缘层的表面上以使得对应于凸块焊盘的部分露出的进一步操作。
在形成凸块焊盘后,可包括在至少一个凸块焊盘上形成至少一个凸块的附加操作,以便在衬底上形成用于安装倒装芯片的焊料凸块。这里,通过提供与凸块焊盘对应的焊膏,然后熔化焊膏可以形成凸块。
本发明的另一方面提供了用于安装倒装芯片的衬底,该衬底包括绝缘层、掩埋在绝缘层中的电路图案、以及通过去除部分电路图案而形成的凹陷形状的凸块焊盘。
凸块焊盘可以被蚀刻成不同的形状,例如弯曲凹陷或者多边形图案等。凸块焊盘可具有形成于表面上的金属层,该金属层包括锡(Sn)、钛(Ti)、和金(Au)中的至少一种。通过在凸块焊盘上形成凸块,可以提供安装倒装芯片的衬底。
本发明的其它方面及优点将在下列描述中部分地阐述,并且部分地通过描述变得明显,或者可以通过实施本发明了解。
附图说明
图1是显示了根据本发明实施例的制造用于安装倒装芯片的衬底的方法的流程图。
图2、图3、图4、图5、和图6是显示了根据本发明实施例的制造用于安装倒装芯片的衬底的工艺的透视图。
图7和图8是显示了根据本发明实施例的凸块焊盘的可能形状的透视图。
图9是显示了根据本发明实施例的用于安装倒装芯片的衬底的平面视图。
具体实施方式
下面将结合附图对本发明的特定实施例进行更详细的描述,附图中,不管图号如何,那些相同或相应的部件用相同的参考标号表示,并省去重复的描述。
图1是显示了根据本发明实施例的制造用于安装倒装芯片的衬底的方法的流程图,图2至图6是显示了根据本发明实施例的制造用于安装倒装芯片的衬底的工艺的透视图,图7和图8是显示了根据本发明实施例的凸块焊盘的可能形状的透视图,以及图9是显示了根据本发明实施例的用于安装倒装芯片的衬底的平面视图。
参照附图,图2至图9中示出了绝缘层10、电路图案11、阻焊剂12、抗蚀剂13、凸块焊盘14和焊料凸块15。
图1的操作S10可包括提供其中掩埋有电路图案的绝缘层。
图2显示了具有掩埋的电路图案的绝缘层。与形成于绝缘层上的电路图案相比,这种电路图案11掩埋在绝缘层10中的构造防止电路图案11剥离,减少电连接中的差错,并且能够形成微细间距电路。
而且,由于不存在由电路图案11产生的附加高度,所以具有通过降低焊料凸块15的高度来减小衬底高度偏差的优势。这里,可以使掩埋在绝缘层10中的电路图案11与绝缘层10齐平。
操作S20可包括去除部分电路图案11以形成凹陷形状的凸块焊盘14。
作为电路图案11的一部分,凸块焊盘14可以具有较大面积以使焊膏可以方便地粘着在凸块焊盘14上。尽管通常使用沿平面方向比电路图案11较宽的凸块焊盘14,但这会缩小焊料凸块15之间的间隙,从而在焊料凸块15之间发生桥接。然而,当通过蚀刻电路图案增加凸块焊盘14的面积时,如在本实施例中所示,沿深度方向增加面积,从而可以显著地减小焊料凸块15之间发生桥接的风险。
去除部分电路图案的方法的实例是蚀刻,其中通过实施S21至S23的步骤可蚀刻凸块焊盘14。
操作S21是将抗蚀剂13施加在绝缘层上。当可以提供能够蚀刻电路图案11的蚀刻剂时,则存在可能蚀刻除了用于形成凸块焊盘14的部分以外的部分并且因此破坏电路图案11的风险。因此,可通过涂覆抗蚀剂13来保护电路图案11,如图4所示,使得只有对应于凸块焊盘14的部分露出。
操作S22是通过提供蚀刻剂以蚀刻电路图案来形成凸块焊盘。可以提供能蚀刻电路图案11的蚀刻剂,以便沿深度方向增加电路图案的面积并形成凸块焊盘14。
操作S23是去除抗蚀剂13。图5显示了在提供蚀刻剂以形成凸块焊盘14后,去除了抗蚀剂13的凸块焊盘14。
特别注意的是,即使凸块焊盘14成行排列而非成Z字形排列,也能够制造在焊料凸块15之间不发生桥接的用于倒装芯片连接的衬底。图2至图6和图9显示了凸块焊盘14成行排列的实例。
如图7和图8所示,凸块焊盘14的形状可以是弯曲的(如图7所示),或者可以是成角度的(如图8所示)。当然,也可以采用其它形状,只要蚀刻出的凸块焊盘14具有大的面积。
在进行操作S20之前,可进一步包括涂覆阻焊剂12的操作S15。阻焊剂12可以涂覆在除了要形成焊料的部分(称为连接盘或焊盘)以外的部分之上,从而焊料只施加在需要的部分中,从而最终防止焊料桥接。
如图3所示,阻焊剂12涂覆在除了要形成焊料凸块15的部分以外的那些部分上。因为焊膏没有涂覆在涂覆有阻焊剂12的那些部分中,焊料凸块15可以形成在所要求的部分中。
根据焊膏的量,可以将焊膏施加在除了凸块焊盘14以外的部分中,但是通过使用高粘性的焊膏,或者通过控制焊膏的量,焊料凸块15可以只形成在凸块焊盘14部分上。
操作S30可以包括在凸块焊盘14上层叠金属层。为了在焊膏熔化时焊料凸块恰好形成在凸块焊盘上,凸块焊盘可以涂覆金属层,金属层通常使用锡(Sn)、钛(Ti)和金(Au)中的至少一种。操作S30不是本发明的必要部分,因此可以省略。
操作S40可以包括形成焊料凸块15。在使用丝网印刷方法将焊膏施加在凸块焊盘上之后,可向焊膏供热,并且当焊膏熔化并成为液态时,液态焊料由于表面张力可以粘着。这里,因为凸块焊盘14的面积宽,焊料可以凸起的方式粘着,以便在焊料硬化时形成焊料凸块15。
具体地,根据本发明的这个实施例,防止焊膏溢出到绝缘层10,并且消除了焊料桥接的问题。图9示出了焊料凸块15如何不形成在绝缘层10部分上。
下面将参照图7、图8和图9对根据本发明的特定实施例的用于安装倒装芯片的衬底进行更详细的描述。
提供用于倒装芯片安装的衬底,该衬底包括:绝缘层10、掩埋在绝缘层10中的电路图案11、以及通过去除部分电路图案而形成的凹陷形状的凸块焊盘14。
如上所述,当焊膏熔化时,液体焊料由于液体表面张力以凸起形状粘着在宽的面积上。但是,在本实施例中,沿深度方向增加面积,取代了沿宽度方向增加面积的传统方法。
凸块焊盘可以具有不同的形状,诸如弯曲凹陷或者多边形凹陷等。为了增强凸块焊盘14和焊膏之间的附着力,可以在凸块焊盘14上层叠锡(Sn)、钛(Ti)、或金(Au)等的金属层,以使焊料凸块15可以更精确地形成在凸块焊盘14上。
通过在上述的凸块焊盘14上添加焊料凸块15可制造用于安装倒装芯片的衬底。因为电路图案掩埋在绝缘层中并且沿深度方向蚀刻凸块焊盘14,焊料凸块可以只形成在凸块焊盘14上,而不形成在绝缘层10上,如图9所示。
根据上述的本发明的特定实施例,提供了用于安装倒装芯片的衬底以及制造该衬底方法,其中可以通过去除部分电路图案来形成凹陷形状的凸块焊盘,以防止焊料凸块流至绝缘层部分并且减小凸块间的间距。并且,由于焊料凸块可形成在通过蚀刻电路图案形成的凸块焊盘上,所以可以减小衬底的高度偏差。
尽管已经参照具体实施例详细地描述了本发明的精神,但是实施例仅用于示例目的而不限制本发明。应该理解,在不背离本发明的精神和范围的情况下,本领域技术人员可以对实施例进行变化和修改。
Claims (13)
1.一种制造用于安装倒装芯片的衬底的方法,所述方法包括:
提供其中掩埋有电路图案的绝缘层;以及
通过去除所述电路图案的至少一部分形成凹陷形状的至少一个凸块焊盘。
2.根据权利要求1所述的方法,其中,形成所述凸块焊盘包括:
在所述绝缘层上施加抗蚀剂,以使对应于所述凸块焊盘的部分露出;
通过用蚀刻剂蚀刻所述电路图案,形成所述凸块焊盘;以及
去除所述抗蚀剂。
3.根据权利要求1所述的方法,进一步包括:
在所述凸块焊盘上层叠金属层。
4.根据权利要求3所述的方法,其中,所述金属层包含锡(Sn)、钛(Ti)、和金(Au)中的至少一种。
5.根据权利要求1所述的方法,其中,所述凸块焊盘形成为弯曲凹陷形状。
6.根据权利要求1所述的方法,在形成所述凸块焊盘之前,进一步包括:
在所述绝缘层的表面上施加抗焊剂,使得对应于所述凸块焊盘的部分露出。
7.根据权利要求1所述的方法,进一步包括:
在所述至少一个凸块焊盘上形成至少一个焊料凸块。
8.根据权利要求7所述的方法,其中,形成所述焊料凸块包括:
在所述凸块焊盘上提供焊膏;以及
熔化所述焊膏。
9.一种用于安装倒装芯片的衬底,所述衬底包括:
绝缘层;
掩埋在所述绝缘层中的电路图案;以及
通过去除所述电路图案的至少一部分而形成的凹陷形状的凸块焊盘。
10.根据权利要求9所述的衬底,其中,所述凸块焊盘被蚀刻成弯曲凹陷形状。
11.根据权利要求9所述的衬底,进一步包括层叠在所述凸块焊盘的表面上的金属层。
12.根据权利要求11所述的衬底,其中,所述金属层包含锡(Sn)、钛(Ti)、和金(Au)中的至少一种。
13.根据权利要求9所述的衬底,进一步包括形成在所述凸块焊盘上的焊料凸块。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060107907A KR100764668B1 (ko) | 2006-11-02 | 2006-11-02 | 플립칩 접속용 기판 및 그 제조방법 |
KR1020060107907 | 2006-11-02 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN101174570A true CN101174570A (zh) | 2008-05-07 |
Family
ID=39265091
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2007101673028A Pending CN101174570A (zh) | 2006-11-02 | 2007-10-22 | 用于安装倒装芯片的衬底及其制造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20080105458A1 (zh) |
JP (1) | JP2008118129A (zh) |
KR (1) | KR100764668B1 (zh) |
CN (1) | CN101174570A (zh) |
DE (1) | DE102007046329A1 (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090289360A1 (en) * | 2008-05-23 | 2009-11-26 | Texas Instruments Inc | Workpiece contact pads with elevated ring for restricting horizontal movement of terminals of ic during pressing |
JP2009289868A (ja) * | 2008-05-28 | 2009-12-10 | Kyocer Slc Technologies Corp | 配線基板およびその製造方法 |
JP2012015198A (ja) * | 2010-06-29 | 2012-01-19 | Kyocer Slc Technologies Corp | 配線基板およびその製造方法 |
JP5846407B2 (ja) * | 2011-03-31 | 2016-01-20 | 日立化成株式会社 | 半導体素子搭載用パッケージ基板の製造方法 |
JP5897637B2 (ja) | 2014-04-30 | 2016-03-30 | ファナック株式会社 | 耐食性を向上させたプリント基板およびその製造方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06152114A (ja) * | 1992-10-30 | 1994-05-31 | Sony Corp | 電気回路配線基板及びその製造方法並びに電気回路装置 |
KR100216839B1 (ko) * | 1996-04-01 | 1999-09-01 | 김규현 | Bga 반도체 패키지의 솔더 볼 랜드 메탈 구조 |
KR19990034732A (ko) * | 1997-10-30 | 1999-05-15 | 윤종용 | 금속 입자를 이용한 플립칩 접속 방법 |
JP3420076B2 (ja) * | 1998-08-31 | 2003-06-23 | 新光電気工業株式会社 | フリップチップ実装基板の製造方法及びフリップチップ実装基板及びフリップチップ実装構造 |
TW437030B (en) * | 2000-02-03 | 2001-05-28 | Taiwan Semiconductor Mfg | Bonding pad structure and method for making the same |
JP2001284783A (ja) * | 2000-03-30 | 2001-10-12 | Shinko Electric Ind Co Ltd | 表面実装用基板及び表面実装構造 |
JP3581111B2 (ja) * | 2001-05-01 | 2004-10-27 | 新光電気工業株式会社 | 半導体素子の実装基板及び実装構造 |
KR100426897B1 (ko) * | 2001-08-21 | 2004-04-30 | 주식회사 네패스 | 솔더 터미널 및 그 제조방법 |
JP2003133711A (ja) * | 2001-10-23 | 2003-05-09 | Matsushita Electric Ind Co Ltd | プリント配線板とその製造方法および電子部品の実装方法 |
EP1387604A1 (en) * | 2002-07-31 | 2004-02-04 | United Test Center Inc. | Bonding pads of printed circuit board capable of holding solder balls securely |
US6825541B2 (en) * | 2002-10-09 | 2004-11-30 | Taiwan Semiconductor Manufacturing Co., Ltd | Bump pad design for flip chip bumping |
KR100585104B1 (ko) * | 2003-10-24 | 2006-05-30 | 삼성전자주식회사 | 초박형 플립칩 패키지의 제조방법 |
US7213329B2 (en) * | 2004-08-14 | 2007-05-08 | Samsung Electronics, Co., Ltd. | Method of forming a solder ball on a board and the board |
-
2006
- 2006-11-02 KR KR1020060107907A patent/KR100764668B1/ko not_active IP Right Cessation
-
2007
- 2007-09-27 DE DE102007046329A patent/DE102007046329A1/de not_active Withdrawn
- 2007-10-18 JP JP2007271069A patent/JP2008118129A/ja active Pending
- 2007-10-22 CN CNA2007101673028A patent/CN101174570A/zh active Pending
- 2007-10-26 US US11/976,762 patent/US20080105458A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
KR100764668B1 (ko) | 2007-10-08 |
US20080105458A1 (en) | 2008-05-08 |
DE102007046329A1 (de) | 2008-05-08 |
JP2008118129A (ja) | 2008-05-22 |
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20080507 |