JPH06120294A - 化合物半導体装置及びその製造方法及びその実装方法 - Google Patents
化合物半導体装置及びその製造方法及びその実装方法Info
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- JPH06120294A JPH06120294A JP26452592A JP26452592A JPH06120294A JP H06120294 A JPH06120294 A JP H06120294A JP 26452592 A JP26452592 A JP 26452592A JP 26452592 A JP26452592 A JP 26452592A JP H06120294 A JPH06120294 A JP H06120294A
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Abstract
(57)【要約】
【目的】 チップサイズを小さくしても面積利用効率の
低下しない化合物半導体集積回路及びその製造方法・実
装方法を提供すること。 【構成】 スクライブライン上に貫通口を形成し、その
内壁に導電膜を堆積した後切断することによって、化合
物半導体ＩＣのボンディング電極パッドをチップ側面に
形成する。 【効果】 絶対面積の必要なボンディング電極パッドを
チップ側面に形成するために、チップサイズを小さくし
た時にも面積利用効率が減少しにくい。
低下しない化合物半導体集積回路及びその製造方法・実
装方法を提供すること。 【構成】 スクライブライン上に貫通口を形成し、その
内壁に導電膜を堆積した後切断することによって、化合
物半導体ＩＣのボンディング電極パッドをチップ側面に
形成する。 【効果】 絶対面積の必要なボンディング電極パッドを
チップ側面に形成するために、チップサイズを小さくし
た時にも面積利用効率が減少しにくい。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体装置及びそ
の製造方法及びその実装方法に関する。
の製造方法及びその実装方法に関する。
【０００２】
【従来の技術】ＳｉＩＣに代わる次世代の高性能ＩＣと
して、化合物半導体を用いたＩＣが各所で精力的に研究
・開発されている。特にＧａＡｓＭＥＳＦＥＴを用いた
ＩＣは、その優れた高周波特性・低消費電力特性を活か
して、移動通信や情報処理、超高速計測分野などで積極
的な実用化が始まっている。とはいえ、ＳｉＩＣに対し
て十分優位な性能をもちながら、いまだその市場は大き
いとは言えない。化合物半導体ＩＣの普及を妨げる最大
の原因はＳｉＩＣに比べて非常に高い製造コストである
と言われている。化合物半導体基板の値段がＳｉ基板よ
り数倍高い上に、まだその径も小さく、プロセス技術も
未熟なために、同一チップサイズでの価格は非常に高い
ものになってしまうのである。したがって化合物半導体
ＩＣ開発においてはチップ面積を如何にして小さくする
かということが非常に大きな問題である。プロセス技術
の向上により、単体素子や配線ルールの縮小をはかるの
はもちろん、集積度を有る程度抑えてチップサイズを小
さくすることによる歩留まり向上も重要である。
して、化合物半導体を用いたＩＣが各所で精力的に研究
・開発されている。特にＧａＡｓＭＥＳＦＥＴを用いた
ＩＣは、その優れた高周波特性・低消費電力特性を活か
して、移動通信や情報処理、超高速計測分野などで積極
的な実用化が始まっている。とはいえ、ＳｉＩＣに対し
て十分優位な性能をもちながら、いまだその市場は大き
いとは言えない。化合物半導体ＩＣの普及を妨げる最大
の原因はＳｉＩＣに比べて非常に高い製造コストである
と言われている。化合物半導体基板の値段がＳｉ基板よ
り数倍高い上に、まだその径も小さく、プロセス技術も
未熟なために、同一チップサイズでの価格は非常に高い
ものになってしまうのである。したがって化合物半導体
ＩＣ開発においてはチップ面積を如何にして小さくする
かということが非常に大きな問題である。プロセス技術
の向上により、単体素子や配線ルールの縮小をはかるの
はもちろん、集積度を有る程度抑えてチップサイズを小
さくすることによる歩留まり向上も重要である。
【０００３】
【発明が解決しようとする課題】しかしながら、プロセ
ス技術の向上により単体素子や配線ルールの低減が図れ
ても、スクライブラインやボンディング電極パッドなど
組立に関する部分は絶対的な面積が必要なために大きさ
は変わらない。従って、チップサイズの小さなＩＣで
は、パッド電極ばかりがめだって、実際のトランジスタ
等の素子が入る有効面積が小さくなるという課題を有し
ている。
ス技術の向上により単体素子や配線ルールの低減が図れ
ても、スクライブラインやボンディング電極パッドなど
組立に関する部分は絶対的な面積が必要なために大きさ
は変わらない。従って、チップサイズの小さなＩＣで
は、パッド電極ばかりがめだって、実際のトランジスタ
等の素子が入る有効面積が小さくなるという課題を有し
ている。
【０００４】図５に従来の化合物半導体ＩＣチップの斜
視図を示す。図に於いて１〜１０はボンディング用電極
パッド、１１が化合物半導体基板、点線で囲まれた１２
が内部回路である。この例ではチップサイズが0.8μｍ
角程度のＩＣを示しているが、通常パッドサイズは１０
０μｍ角程度の大きさが必要であるために、内部回路と
して使用できる面積はチップ面積の１／２〜１／３以下
となってしまうのがわかる。このことは、チップサイズ
の縮小に限界があるというだけでなく、チップサイズを
縮小したほうが利用面積効率が低くなりかえってコスト
が高くなることを意味している。
視図を示す。図に於いて１〜１０はボンディング用電極
パッド、１１が化合物半導体基板、点線で囲まれた１２
が内部回路である。この例ではチップサイズが0.8μｍ
角程度のＩＣを示しているが、通常パッドサイズは１０
０μｍ角程度の大きさが必要であるために、内部回路と
して使用できる面積はチップ面積の１／２〜１／３以下
となってしまうのがわかる。このことは、チップサイズ
の縮小に限界があるというだけでなく、チップサイズを
縮小したほうが利用面積効率が低くなりかえってコスト
が高くなることを意味している。
【０００５】本発明はかかる点に鑑み、チップサイズの
低減を図った時にも面積利用効率を下げないような化合
物半導体装置及びその製造方法と実装方法を提供するこ
とを目的とする。
低減を図った時にも面積利用効率を下げないような化合
物半導体装置及びその製造方法と実装方法を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、化合物半導体基板上に形成された集積回
路において、前記集積回路は集積回路と外部をつなぐボ
ンディング電極パット有し、前記電極パッドの一部ある
いは全部が、前記化合物半導体基板の側面に形成されて
いる化合物半導体装置とする。
成するために、化合物半導体基板上に形成された集積回
路において、前記集積回路は集積回路と外部をつなぐボ
ンディング電極パット有し、前記電極パッドの一部ある
いは全部が、前記化合物半導体基板の側面に形成されて
いる化合物半導体装置とする。
【０００７】また、化合物半導体基板のスクライブライ
ン上に貫通口を形成する工程と、前記貫通口の側壁に導
電膜を堆積する工程と、前記スクライブラインにそって
基板を切断する工程を有する化合物半導体装置の製造方
法とする。
ン上に貫通口を形成する工程と、前記貫通口の側壁に導
電膜を堆積する工程と、前記スクライブラインにそって
基板を切断する工程を有する化合物半導体装置の製造方
法とする。
【０００８】さらに、回路基板の配線パターン上にチッ
プボンディング用のバンプを形成する工程と、チップの
側面に形成されたボンディングパッドを有する化合物半
導体集積回路のパッド部分をを前記バンプ上に配置する
工程と、前記バンプを加熱融解して前記パッドと接続す
る工程を含む化合物半導体装置の実装方法とする。
プボンディング用のバンプを形成する工程と、チップの
側面に形成されたボンディングパッドを有する化合物半
導体集積回路のパッド部分をを前記バンプ上に配置する
工程と、前記バンプを加熱融解して前記パッドと接続す
る工程を含む化合物半導体装置の実装方法とする。
【０００９】
【作用】本発明は前記した構成により、組立に必要な電
極パッドが化合物半導体基板の側面に形成されるため、
集積回路は基板の主面のほとんど全部に形成が可能とな
り、チップサイズが小さくなった時にも面積利用効率が
大きく減少する事がない。
極パッドが化合物半導体基板の側面に形成されるため、
集積回路は基板の主面のほとんど全部に形成が可能とな
り、チップサイズが小さくなった時にも面積利用効率が
大きく減少する事がない。
【００１０】
【実施例】図１は、本発明の実施例における化合物半導
体ＩＣチップの斜視図である。図に於いて１〜１０はボ
ンディング用電極パッド、１１が化合物半導体基板、点
線で囲まれた１２が内部回路である。図に示したように
電極パッド１〜１０は図５とは異なり半導体基板の側面
に形成されており、金属等の導電性膜で内部回路と接続
されている。従って、内部回路として使用できる領域は
周辺のマージンを除いてチップ面積のほぼ全域となり、
従来例に比べて面積利用効率は飛躍的に増大する。
体ＩＣチップの斜視図である。図に於いて１〜１０はボ
ンディング用電極パッド、１１が化合物半導体基板、点
線で囲まれた１２が内部回路である。図に示したように
電極パッド１〜１０は図５とは異なり半導体基板の側面
に形成されており、金属等の導電性膜で内部回路と接続
されている。従って、内部回路として使用できる領域は
周辺のマージンを除いてチップ面積のほぼ全域となり、
従来例に比べて面積利用効率は飛躍的に増大する。
【００１１】次に、図１のようなＩＣの製造方法につい
て、図面を用いながら詳しく説明する。まず、通常の化
合物半導体ＩＣ製造プロセスを用いて、基板の主面上に
集積回路を形成する。この時、ボンディング電極となる
べき領域をスクライブライン上に例えば金の蒸着膜等で
形成しておく。図２はこの集積回路とボンディング電極
となるべき領域を形成した化合物半導体基板の斜視図で
あり、２１のスクライブラインによって分けられた２２
が集積回路（内部回路）の部分、２３がスクライブライ
ン２１上に設けられたボンディング電極となる部分であ
る。このように、ボンディング電極がスクライブライン
上に形成されるため、内部回路領域いっぱいに集積回路
を形成することができる。次にこの状態から、ボンディ
ング電極をチップ側面に形成するにはＭＭＩＣでよく用
いられるバイア・ホールの形成技術を利用する。
て、図面を用いながら詳しく説明する。まず、通常の化
合物半導体ＩＣ製造プロセスを用いて、基板の主面上に
集積回路を形成する。この時、ボンディング電極となる
べき領域をスクライブライン上に例えば金の蒸着膜等で
形成しておく。図２はこの集積回路とボンディング電極
となるべき領域を形成した化合物半導体基板の斜視図で
あり、２１のスクライブラインによって分けられた２２
が集積回路（内部回路）の部分、２３がスクライブライ
ン２１上に設けられたボンディング電極となる部分であ
る。このように、ボンディング電極がスクライブライン
上に形成されるため、内部回路領域いっぱいに集積回路
を形成することができる。次にこの状態から、ボンディ
ング電極をチップ側面に形成するにはＭＭＩＣでよく用
いられるバイア・ホールの形成技術を利用する。
【００１２】図３は本発明の実施例におけるＩＣの製造
工程の断面概略図である。本図は図２のスクライブライ
ンでの断面図を工程にそって示している。図３を用い
て、パッド電極の形成方法を詳しく説明する。まず、基
板２０を組立・バイアホール形成に適した厚さ（１００
〜１５０μｍ程度）に薄化した後、図２（ａ）に示すよ
うに化合物半導体基板の裏面にレジスト３１を塗布し、
表面のパッド電極２３に対抗する部分に開口部３２が形
成されるようにフォトリソグラフィー技術等を用いてパ
ターン形成する。次にこのレジストパターンをマスクに
同図（ｂ）に示すように表面に形成されたパッド電極が
露出するまでエッチングを行いバイア・ホール３３を形
成する。次に同図（ｃ）に示すように、エッチングマス
クに用いたレジストを除去した後、適当なマスクを用い
てバイア・ホール内壁に導電層３４を形成する。最後に
スクライブライン３５に沿ってチップを切断すれば、同
図（ｄ）に示したように側面電極が形成される。
工程の断面概略図である。本図は図２のスクライブライ
ンでの断面図を工程にそって示している。図３を用い
て、パッド電極の形成方法を詳しく説明する。まず、基
板２０を組立・バイアホール形成に適した厚さ（１００
〜１５０μｍ程度）に薄化した後、図２（ａ）に示すよ
うに化合物半導体基板の裏面にレジスト３１を塗布し、
表面のパッド電極２３に対抗する部分に開口部３２が形
成されるようにフォトリソグラフィー技術等を用いてパ
ターン形成する。次にこのレジストパターンをマスクに
同図（ｂ）に示すように表面に形成されたパッド電極が
露出するまでエッチングを行いバイア・ホール３３を形
成する。次に同図（ｃ）に示すように、エッチングマス
クに用いたレジストを除去した後、適当なマスクを用い
てバイア・ホール内壁に導電層３４を形成する。最後に
スクライブライン３５に沿ってチップを切断すれば、同
図（ｄ）に示したように側面電極が形成される。
【００１３】次に図１のようなＩＣの実装方法につい
て、図面を用いながら詳しく説明する。図４は本発明の
実施例におけるＩＣの実装工程の断面概略図である。同
図（ａ）に示すように、回路基板の配線パターン４１上
に、ＩＣ接続のためのはんだ等のバンプ４２を形成す
る。あらかじめＩＣパッドの座標にあわせたこのバンプ
は通常のはんだの印刷技術で容易に形成できる。同図に
おいてＩＣチップは図１のＡ−Ａ’における断面図とし
て示しており、化合物半導体基板１１の側面にパッド電
極２及び７が形成されている。このチップを同図（ｂ）
に示すようにはんだバンプのうえにパッドがくるように
合わせて配置する。図１等から分かるように、本ＩＣの
パッドはその製造工程上逆メサ型でくぼむように形成さ
れているため、位置合わせは比較的容易である。次にこ
のはんだバンプ及び周辺を加熱することによってはんだ
バンプを融解させ、同時にチップを回路基板に押しつけ
て接続する。ＧａＡｓＩＣなど通常化合物半導体ＩＣの
配線には金がおもに用いられており、はんだと容易に合
金化して、同図（ｃ）に示すようにぬれも良く強固に実
装することができる。
て、図面を用いながら詳しく説明する。図４は本発明の
実施例におけるＩＣの実装工程の断面概略図である。同
図（ａ）に示すように、回路基板の配線パターン４１上
に、ＩＣ接続のためのはんだ等のバンプ４２を形成す
る。あらかじめＩＣパッドの座標にあわせたこのバンプ
は通常のはんだの印刷技術で容易に形成できる。同図に
おいてＩＣチップは図１のＡ−Ａ’における断面図とし
て示しており、化合物半導体基板１１の側面にパッド電
極２及び７が形成されている。このチップを同図（ｂ）
に示すようにはんだバンプのうえにパッドがくるように
合わせて配置する。図１等から分かるように、本ＩＣの
パッドはその製造工程上逆メサ型でくぼむように形成さ
れているため、位置合わせは比較的容易である。次にこ
のはんだバンプ及び周辺を加熱することによってはんだ
バンプを融解させ、同時にチップを回路基板に押しつけ
て接続する。ＧａＡｓＩＣなど通常化合物半導体ＩＣの
配線には金がおもに用いられており、はんだと容易に合
金化して、同図（ｃ）に示すようにぬれも良く強固に実
装することができる。
【００１４】なお、本実施例においてはバイア・ホール
形成のためのエッチングが等方的に行われているが、Ｒ
ＩＥなどを用いて垂直に近い形に開口しても同様に側面
パッドが形成できることは言うまでもない。
形成のためのエッチングが等方的に行われているが、Ｒ
ＩＥなどを用いて垂直に近い形に開口しても同様に側面
パッドが形成できることは言うまでもない。
【００１５】
【発明の効果】以上説明したように、本発明は、化合物
半導体ＩＣのボンディング電極パッドをチップ側面に形
成するために、チップサイズを小さくした時にも面積利
用効率が大きく減少する事がなく、化合物半導体ＩＣの
コスト低減効果は極めて大きい。また、前記パッドはス
クライブライン上貫通口を用いて通常のＭＭＩＣプロセ
スで容易に形成でき、簡単で強固な実装も可能である。
半導体ＩＣのボンディング電極パッドをチップ側面に形
成するために、チップサイズを小さくした時にも面積利
用効率が大きく減少する事がなく、化合物半導体ＩＣの
コスト低減効果は極めて大きい。また、前記パッドはス
クライブライン上貫通口を用いて通常のＭＭＩＣプロセ
スで容易に形成でき、簡単で強固な実装も可能である。
【図１】本発明の実施例における化合物半導体ＩＣチッ
プの斜視図
プの斜視図
【図２】本発明の実施例における集積回路とボンディン
グ電極となるべき領域を形成した化合物半導体基板の斜
視図
グ電極となるべき領域を形成した化合物半導体基板の斜
視図
【図３】本発明の実施例におけるＩＣの製造工程の断面
概略図
概略図
【図４】本発明の実施例におけるＩＣの実装工程の断面
概略図
概略図
【図５】本発明の従来例における化合物半導体ＩＣチッ
プの斜視図
プの斜視図
１〜１０ ボンディング用電極パッド １１ 化合物半導体基板 １２ 内部回路領域 ２０ 化合物半導体基板 ２１ スクライブライン ２２ 集積回路（内部回路）の部分 ２３ ボンディング電極となる部分 ３１ レジスト ３２ 開口部 ３３ バイア・ホール ３４ 導電層 ３５ スクライブライン ４１ 配線パターン ４２ はんだ等のバンプ
Claims (3)
- 【請求項１】化合物半導体基板上に形成された集積回路
において、前記集積回路は集積回路と外部をつなぐボン
ディング電極パット有し、前記電極パッドの一部あるい
は全部が、前記化合物半導体基板の側面に形成されてい
ることを特徴とする化合物半導体装置。 - 【請求項２】化合物半導体基板のスクライブライン上に
貫通口を形成する工程と、前記貫通口の側壁に導電膜を
堆積する工程と、前記スクライブラインにそって基板を
切断する工程を有することを特徴とする化合物半導体装
置の製造方法。 - 【請求項３】回路基板の配線パターン上にチップボンデ
ィング用のバンプを形成する工程と、チップの側面に形
成されたボンディングパッドを有する化合物半導体集積
回路のパッド部分をを前記バンプ上に配置する工程と、
前記バンプを加熱融解して前記パッドと接続する工程を
含むことを特徴とする化合物半導体装置の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26452592A JPH06120294A (ja) | 1992-10-02 | 1992-10-02 | 化合物半導体装置及びその製造方法及びその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26452592A JPH06120294A (ja) | 1992-10-02 | 1992-10-02 | 化合物半導体装置及びその製造方法及びその実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120294A true JPH06120294A (ja) | 1994-04-28 |
Family
ID=17404473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26452592A Pending JPH06120294A (ja) | 1992-10-02 | 1992-10-02 | 化合物半導体装置及びその製造方法及びその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120294A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998048455A1 (fr) * | 1997-04-21 | 1998-10-29 | Seiko Epson Corporation | Structure et procede de connexion entre electrodes, dispositif a semi-conducteur, procede de montage de semi-conducteur, dispositif a cristaux liquides et materiel electronique |
| JP2001110811A (ja) * | 1999-10-08 | 2001-04-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2007300417A (ja) * | 2006-04-28 | 2007-11-15 | Kyocera Kinseki Corp | 圧電発振器 |
| JP2007324933A (ja) * | 2006-05-31 | 2007-12-13 | Kyocera Kinseki Corp | 圧電発振器とその製造方法 |
| JP2009060452A (ja) * | 2007-08-31 | 2009-03-19 | Epson Toyocom Corp | 電子デバイス、圧電デバイスおよび電子デバイスの製造方法 |
| JP2012085101A (ja) * | 2010-10-12 | 2012-04-26 | Nippon Dempa Kogyo Co Ltd | 圧電発振器及びその製造方法 |
| JP2012235009A (ja) * | 2011-05-06 | 2012-11-29 | Denso Corp | フェイスダウン型実装構造 |
| JPWO2015049852A1 (ja) * | 2013-10-01 | 2017-03-09 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
-
1992
- 1992-10-02 JP JP26452592A patent/JPH06120294A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998048455A1 (fr) * | 1997-04-21 | 1998-10-29 | Seiko Epson Corporation | Structure et procede de connexion entre electrodes, dispositif a semi-conducteur, procede de montage de semi-conducteur, dispositif a cristaux liquides et materiel electronique |
| US6357111B1 (en) | 1997-04-21 | 2002-03-19 | Seiko Epson Corporation | Inter-electrode connection structure, inter-electrode connection method, semiconductor device, semiconductor mounting method, liquid crystal device, and electronic apparatus |
| JP2001110811A (ja) * | 1999-10-08 | 2001-04-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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