KR100372153B1 - 다층리드프레임 - Google Patents

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KR100372153B1
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Abstract

본원에는 반도체 패키지용의 다층 리드프레임(3)이 개시되어 있다. 상기 다층 리드프레임(3)은 미세 피치 리드 및/또는 리드 다중 경로선택 능력이 필요한 용도에 특히 적합하다. 한 실시예에서, 다층 리드프레임(3)은 제 1 리드 트레이스 층(32)을 포함하며 상기 제 1 리드 트레이스 층(32)은 제 2 리드 트레이스 층(34) 상에 중첩되어, 상기 제 2 리드 트레이스 층(34)에 부착되어 있다. 상기 제 1 및 제 2 리드 트레이스 층(32,34)은 각각 복수 개의 리드(8)를 지니며, 각각의 리드 트레이스 층은 외부 부분(10) 및 내부 부분(9)를 지닌다. 제 1 리드 트레이스 층(32)의 복수 개의 리드 중 각각의 리드는 정합 외부 부분을 갖는 제 2 리드 트레이스 층(34)의 관련 리드를 지닌다. 상기 정합 외부 부분은 제 1 및 제 2 트레이스 층이 중첩될 때, 서로 본딩된다. 제 1 리드 트레이스 층(32)의 복수 개의 리드 중 최소한 몇몇 개의 리드는 제 2 리드 트레이스 층(34)의 정합 리드와는 상이한 길이를 지닌다. 이는 그같은 리드가 개별적으로 경로선택되게 하며, 전체 두께의 리드 프레임에서 가능한 것보다 리드 피치를 더 미세하게 하는 데 사용될 수 있다. 또한 본원에는 그같은 리드프레임(3)를 제조하기 위한 방법이 개시되어 있다.

Description

다층 리드프레임{MULTI-LAYER LEAD FRAME}
집적회로(IC)의 분야에서의 기술 향상에 따라, 핀의 개수가 극히 많은 복잡한 IC는 더욱 더 작은 기하학적 구조로 변화되고 있으며 반도체 패키지에서 더욱 일반화되고 있다. 이같은 IC는, 단일 칩 패키지와 관련한 실제 사이즈 패키지를 감소시키는 다중 칩 구조로 점차 패키지화되고 있다. 다중 칩 패키지는, 예를 들면 IC를 회로 보드상의 다른 회로 소자에 전기적으로 연결시키기에 용이하도록 리드 또는 미세 피치 리드프레임의 개수를 그에 대응하여 증가시킬 필요가 있다.
기존에는, 극히 많은 입/출력(I/O)단자를 갖는 IC의 취급이 가능한 여러 종류의 패키지 구조가 사용되어 왔다. 예를 들면, 테이프 자동화 본딩(Tape Automated Bonding;TAB) 패키지 구조는 IC를 에워싸고 있으며 IC에 본딩되는 여러 개의 극히 미세한 배선 트레이스를 포함한다. 이같은 미세 트레이스는 보호 테이프로 피복된 다음에, 다른 소자에의 접속을 위한 리드프레임 또는 미세 트레이스보다는 큰 트레이스에 접속된다. TAB 패키지 구조의 이점은, 비교적 많은 I/O 단자를 갖는 IC가 비교적 적은 비용으로 그같은 트레이스에서 획득되는 미세한 기하학적 구조와 결합될 수 있다는 점이다. 상기와 같은 TAB 패키지 구조의 이점에도 불구하고, 대부분의 플라스틱 캡슐봉입형 패키지와 마찬가지로 구조적으로 안정적이지 않는 그런 현저한 단점도 존재하며, 그러한 TAB 패키지 구조는 전형적으로 기판이나 또는 회로 보드상에 형성되기 때문에 캡슐봉입형 패키지와 같이 개별 단위로서 이송되지 않는다.
쿼드 플랫 패키지(Quad Flat Package;QFP) 및 볼 그리드 어레이(Ball Grid Array;BGA)와 같은 보다 일반적인 플라스틱 패키지는 전형적으로, IC를 전기적으로 연결시키는 데 리드프레임을 사용한다. QFP와 함께 사용되는 표준 리드프레임의 두께가 전형적으로는 약 6밀(mil)이여서, 이같은 두께에서는 극히 미세한 리드 피치를 얻을 수 없다. 경험에 의한 범용 제조 규칙은 리드와 리드간의 간격이 리드의 두께만큼 근접할 수 있다는 것이다. 대부분의 리드프레임이 스탬핑( stamping) 또는 에칭(etching)에 의해 형성되기 때문에, 리드 피치를 보다 더 감소시키려는 시도는 극히 미세한 스탬핑 다이를 필요로 하는 데, 극히 미세한 스탬핑 다이가 이러한 작은 치수에서는 급속하게 마손 또는 파손되는 경향이 있다. 에칭은 또한 사이즈를 제한하는 데, 그 이유는 심협한 채널에서 일률적으로 평탄한 측벽을 획득하기란 종종 어렵기 때문이다. 이들 문제를 극복하기 위한 한가지 해결 방안은, 본원 명세서에 참고가 되는, 발명의 명칭이 " 미세 피치 리드프레임 및 이를 제조하는 방법(A Fine Pitch Lead Frame and Method for Manufacturing Same)"으로서 본 발명자의 명의로 1994년 8월 9일자 출원되어 본원 출원과 함께 계류중에 있는 미국 특허출원 제08/287,872호에 기재되어 있다.
그러므로, 본원 발명의 목적은, 극히 미세한 리드 피치 배열을 제공하며 다층 경로선택 능력을 지니게 함으로써 리드가 다중 칩 패키지내에 장착된 IC의 모든 측면에 보다 양호하게 접근될 수 있는 리드프레임 구조를 제공하는 것이다.
본 발명은 일반적으로 집적회로 패키지에서 사용하기 위한 리드프레임에 관한 것이다. 보다 구체적으로 기술하면, 본 발명은 집적회로 패키지내에서 미세 리드 피치 및/또는 다중 경로선택 능력을 달성하기에 적합한 다층 리드프레임에 관한 것이다.
도1은 다양한 길이의 리드에 다이가 부착되어 와이어 본딩된 다층 리드 트레이스의 제 1 실시예에 대한 개략적인 평면도이다.
도2는 본 발명의 도1의 다층 리드 트레이스에 대한 개략적인 측단면도이다.
도3은 하부 리드 트레이스 층 리드에 의해 형성된 갭(gap)상에 오프셋되어 있는 상부 리드 트레이스 층 리드를 보여주는 본 발명의 보다 미세한 리드 피치를 획득하기 위한 제 2 실시예에 대한 개략적인 평면도이다.
도4는 상부 리드 트레이스 층 리드의 측면 돌출부를 보여주는 도3의 개략적인 종단면도이다.
전술한 목적 및 다른 목적을 달성하기 위하여 그리고 본 발명의 목적에 따라서, 이하 미세 피치 리드 및 리드 다중 경로선택 능력을 지니는 반도체 패키지용의 다층 리드프레임을 기술한다. 본 발명의 제 1 실시예에서는, 다층 리드프레임이 제 1 리드 트레이스 층을 포함하는 데, 제 1 리드 트레이스 층은 제 2 리드 트레이스 층상에 중첩되어서 제 2 리드 트레이스 층에 부착되어 있다. 제 1 및 제 2 리드 트레이스 층은 각각 복수 개의 리드를 지닌다. 각각의 제 1 및 제 2 리드 트레이스 층은 외부 부분 및 내부 부분을 지닌다. 제 1 리드 트레이스 층의 복수 개의 리드 중 각각의 리드는 정합 외부 부분을 갖는 제 2 리드 트레이스 층의 관련 리드를 지닌다. 정합 외부 부분은 제 1 및 제 2 리드 트레이스 층이 중첩될 경우에 서로 본딩된다. 제 1 리드 트레이스 층의 복수 개의 리드 중 최소한 몇몇 개의 리드는 제 2 리드 트레이스 층의 정합 리드와는 상이한 길이를 지니는 데, 이같은 상이한 길이는 제 1 리드 트레이스 층의 복수 개의 리드 중 최소한 몇몇 개의 리드가 개별적으로 경로선택될 수 있게 하며, 전체 두께의 리드프레임에서 가능한 것보다는 리드 피치를 더 미세하게 하는 데 사용될 수 있다. 예를 들면, 각각의 리드 트레이스 층이 약 3밀인 경우에는, 대략 5밀 미만의 리드 피치가 용이하게 획득될 수 있다.
한 실시예에서는, 제 1 리드 트레이스 층으로부터의 복수 개의 리드 중 몇몇 개의 리드가 제 2 리드 트레이스 층의 부정합 리드와 교차함으로써 리드의 다중 경로선택 기능을 제공한다. 이러한 실시예에 있어서, 절연 재료는 제 1 및 제 2 리드 트레이스 층 사이에 제공된다. 예를 들면, 폴리이미드 테이프가 절연 재료로서 효과적이다. 다른 한 실시예에 있어서, 다층 리드프레임은 제 1 리드 트레이스 층의 일부로서 형성된 제 1 다이 부착 패드를 포함하고 선택적으로는 제 2 리드 트레이스층의 일부로서 형성된 제 2 다이 부착 패드를 더 포함할 수 있다.
본 발명의 제 2 실시예에서는, 위에 언급한 바와 같은 다층 리드프레임을 합체하고 있는 집적회로 패키지가 제공된다. 집적회로 패키지는 다수 개의 본드 패드를 지니는 집적회로 다이, 본드 패드를 리드 트레이스 중 관련 리드 트레이스에 전기적으로 연결시키기 위한 접속용 와이어를 더 포함한다. 캡슐봉입 재료는 집적회로 다이, 접속용 와이어, 및 리드프레임의 내부 리드 부분상에 몰딩(molding)되어, 보호 패키지를 형성한다. 그리고나서, 리드프레임의 외부 부분은 복수 개의 핀으로 형성되며, 복수 개의 핀은 외부 회로 요소에 반도체 패키지를 전기적으로 접속시키도록 배치된다. 다른 한 실시예에 있어서, 복수 개의 접적 회로 다이는 리드프레임에 제공되어 리드프레임에 전기적으로 접속될 수 있다. 복수 개의 집적회로 다이 중 각각의 집적회로 다이는 관련 다이 부착 패드에 선택적으로 부착될 수 있는 데, 관련 다이 부착 패드는 리드 트레이스 층 중 관련 리드 트레이스 층의 일부로부터 형성된다.
또한, 제 1 실시예에 따라 리드프레임을 형성하는 방법을 이하 기술한다. 리드프레임 형성 방법은 다수 개의 리드를 갖는 제 1 리드 트레이스 층을 제조하는 단계, 다수 개의 리드를 갖는 제 2 리드 트레이스 층을 제조하는 단계를 포함한다. 제 2 리드 트레이스 층의 다수 개의 리드 중 최소한 몇몇 개의 리드는 제 1 리드 트레이스 층의 대응하는 리드와는 상이한 길이 및/또는 경로선택 기능을 갖는다. 그리고나서, 제조된 리드 트레이스 층은 제 2 리드 트레이스 층이 제 1 리드 트레이스 층상에 중첩되어 서로 부착됨으로써 위에 언급한 바와 같은 리드프레임을 형성하도록 정렬된다.
이하 첨부된 도면과 연관지어 취해진 본 발명의 바람직한 실시예에 대한 설명을 참조하면 본 발명을 본 발명의 또 다른 목적 및 이점과 함께 이해할 수 있을 것이다.
먼저 도1을 참조하여, 본 발명의 제 1 실시예에 따른 다층 리드프레임 구조(3)를 포함하는 집적회로 패키지(2)를 기술한다. 다층 리드프레임(3)은 제 1 리드 트레이스 층(32;도2 참조)을 포함하는 데, 제 1 리드 트레이스 층(32)은 제 2 리드 트레이스 층(34;도2 참조)상에 중첩되어 제 2 리드 트레이스 층(34)에 부착된다. 제 1 및 제 2 리드 트레이스 층은 표준 리드프레임의 전체 두께보다 얇은 데, 이로 인해 리드 피치가 감소될 수 있다. 제 1 및 제 2 리드 트레이스 층은 각각 복수 개의 리드(8)를 지니며, 각각의 리드는 외부 부분(10) 및 내부 부분(9)를 지닌다. 제 1 및 제 2 리드 트레이스 층의 외부 부분은 실질적으로 동일한 패턴을 지니며 서로 중첩되어 본딩되어 있다. 제 1 리드 트레이스 층의 복수 개의 리드 중 최소한 몇몇 개의 리드는 제 2 리드 트레이스 층의 정합 리드와는 상이한 길이를 지니는 데, 이 같은 상이한 길이는 제 1 리드 트레이스 층의 복수 개의 리드 중 몇몇 개의 리드가 개별적으로 경로선택될 수 있게 한다. 이러한 길이 차는 또한 전체 두께의 리드프레임에서 가능한 것보다도 리드 피치를 더 미세하게 하는 데 사용될 수 있다.
내부 부분은, 본딩용 와이어에 의해 집적회로 다이에 전기적으로 연결되는 리드를 포함하는 패키지 외형선(4)의 내측에 모두 존재한다. 리드 트레이스 층 부위의 외부 부분(6), 또는 제 1 및 제 2 리드 트레이스 층이 중첩된 경우 제 1 및 제 2 리드 트레이스 층의 접촉 부위는 패키지 외형선의 외측에 주로 존재한다. 제 1 및 제 2 리드 트레이스 층의 외부 부분(6)은 실질적으로 동일하기 때문에, 복수개의 리드 중 각각의 리드는 서로 중첩되어 야금 기법으로 본딩되는 경우 단일의 개별 분리 리드를 형성한다. 당업자라면 이해할 수 있겠지만, 이로 인해 리드프레임 구조(2)가 고객주문 장착 절차(customer mounting procedure)를 변경하지 않고서도 표준 치수의 패키지에 합체될 수 있다. 리드프레임 구조에 대한 주요 변형 모두가 내부 부분에서 생김으로써, 고객은 모든 변경을 알 수 있게 된다.
위에 언급한 제 1 실시예에 있어서, 2개의 리드 트레이스 층은 중첩되어 제 1 리드 트레이스 층 및 제 2 리드 트레이스 층을 형성한다. 그같은 개별 리드 트레이스 층은 리드프레임을 제조하기 위해 사용되는 어떠한 종래의 종래 기술에 의해서라도 형성될 수 있다. 예를 들면, 스탬핑(stamping) 또는 에칭(etching)과 같은 방법들이 본 발명의 제 1 및 제 2 리드 트레이스 층을 제조하는 데 효과적이다. 또한, 보다 우수한 다중 경로선택 기능 및/또는 보다 미세한 피치를 획득하기 위하여 부가적인 리드 트레이스 층이 추가될 수 있다고 생각된다. 결합 두께가 그같은 특정 용도를 위한 외부 핀의 두께보다 두껍지 않은 경우에는 3개 또는 그 이상의 리드 트레이스 층 구조가 효과적일 것이다. 예를 들면, 여러 용도를 위한 표준 핀 두께, 결과적으로는 누적 두께는 약 6밀이므로, 2개의 층 구조의 경우, 개별 층은 각각 약 3밀이여야 하며, 3개의 층 구조의 경우, 개별 층은 각각 약 2밀이여야 하고, 3개 이상의 층 구조의 경우에도, 위와 마찬가지 방식으로 개별 층의 두께가 각각 계산될 수 있다. 도1에 도시된 바와 같이, 외부 부분(6)에서의 검게 음영된 부위는 2개의 리드 트레이스 층이 제각각의 상부에 정확히 정렬된 부위를 나타낸다.
또한, 도1에는 다양한 길이로 도시된 2개의 리드 트레이스 층의 리드가 도시되어 있다. 수직 스트라이프로 도시된 리드는 제 1 또는 하부 리드 트레이스 층으로부터 연장된 리드이다. 사선 스트라이프로 도시된 리드는 제 2 또는 상부 리드 트레이스 층으로부터 연장된다. 다이 부착 패드는 상부 또는 하부 리드 트레이스 층 중 어느 한 리드 트레이스 층상에 배치될 수 있다. 예를 들면, 리드(12)는 제 1 리드 트레이스 층으로부터 연장되어, 제 1 리드 트레이스 층상에 배치된 다이 부착 패드(18)를 지지한다. 다이 부착 패드(16,18)는 제 2 리드 트레이스 층상에 배치되며 연장된 리드(20,22)에 의해 각각 지지된다. 이같은 제 2 리드 트레이스 층의 표면에 대한 추가적인 지지는 다이 부착 패드(16,18)의 하부에서 경로선택된 제 1 리드 트레이스 층 리드(예컨대, 리드(24,26))의 일부에 의해 제공된다. 서로 다른 층으로부터의 교차 리드를 전기적으로 절연시키는 것외에도 다이 부착 패드를 리드에 고정시키기 위하여 폴리이미드 테이프(도시되지 않음)가 또한 사용된다.
도2를 참조하면, 도2에는 단면(A-A)을 따라 취해진 도1의 측단면도가 도시되어 있다. 명확하게 알 수 있겠지만, 제 2 리드 트레이스 층(34)은 제 1 리드 트레이스 층(32)상에 중첩되어 종래의 고온 땜납(36)으로 서로 본딩되어 있다. QFP 등과 같은 전형적인 패키지는 약 6밀의 공업 표준의 리드프레임 두께를 갖는다. 결과적으로, 제 1 및 제 2 리드 트레이스 층은 각각, 패키징 표준과 일치하도록 표준 리드프레임의 두께로부터 감소된 두께를 갖는다. 앞서 언급한 바와 같이, 본 발명에 있어서의 리드의 감소된 두께는 표준 두께가 6밀인 리드로부터 달성될 수 있는 것보다 리드 피치를 더 미세하게 한다.
땜납(36)은, 외부 핀을 차후에 S자 형상으로 형성하기 위해 리드 트레이스층을 서로 본딩하는 것외에도, 중첩된 리드 트레이스 층의 일관된 두께를 유지하는데 사용된다. 바람직한 실시예에 있어서는, 250℃를 초과하는 용융점을 갖는 고온 땜납이 사용되는 데, 그 이유는 리드 구조가 가공 처리시 최소한 그같은 고온처리를 받기때문이다. 땜납의 두께는, 리드가 서로 충분히 본딩되기에 충분한 두께이여야 하는 것을 제외하고는 그다지 중요하지 않다. 예를 들면, 리드 트레이스 층을 본딩하여 리드 트레이스 층의 일관된 6밀의 누적 두께를 유지하기 위하여는 약 30 마이크로 인치의 땜납 두께가 효과적이다. 첨언하면, 땜납(36)은 단지 동일 리드상에서만 2개의 리드 트레이스 층을 전기적으로 단락시킴으로써, 리드간의 전기적 절연이 유지된다.
집적회로 다이(38)는 다이 부착 패드(16)에 고정되어 제 2 리드 트레이스 층(34)에 접속된다. 본 발명의 주된 이점은 균일한 길이의 표준 리드를 갖는 다중 칩 패키지에서 도달하기 어려울 수 있는 위치에 접근하도록 다양한 길이의 리드를 사용하는 리드 트레이스 구조의 다중 경로선택 특성이다. 집적회로 다이(38)는 제 1 리드 트레이스 층(32)이나 제 2 리드 트레이스 층(34) 중 어느 하나의 리드 트레이스 층 또는 이들 리드 트레이스 층 모두의 리드에 전기적으로 연결될 수 있다. 알다시피, 집적회로 다이(38)는 본딩용 와이어(40)에 의해, 다이 부착 패드(16)의 하부에 연장되어 있는 리드(24)에 연결됨으로써 집적회로 다이의 반대측의 제 1 리드 트레이스 층(32)의 접근을 허용한다. 또한, 집적회로 다이(38)는 본딩용 와이어(44)에 의해 제 2 리드 트레이스 층(34)의 리드(42)에 연결된다. 이같은 다중 경로선택의 태양은 핀 배열의 선택을 보다 자유롭게 한다. 두께가 약 1-2밀인절연용 양면 폴리이미드 테이프(46)는, 2개의 리드 트레이스 층간의 전기적 절연을 유지하기 위하여 서로 교차하는 제 1 및 제 2 리드 트레이스 층의 리드 사이에 배치된다.
다층 리드프레임은 다수의 개별 리드 트레이스 층으로부터 제조된다. 그같은 리드프레임을 제조하는 방법은 먼저 다수의 개별 리드 트레이스 층을 형성하는 단계를 포함한다. 다수의 개별 리드 트레이스 층은 리드프레임을 제조하기 위하여 사용되는 어떠한 종래 기술에 의해서라도 형성될 수 있다. 예를 들면, 스탬핑 또는 에칭과 같은 방법이 본 발명의 리드 트레이스 층을 제조하는 데 효과적이다. 이같은 리드 트레이스 층은 어떠한 도전성 재료로도 제조될 수 있지만 당업계에 공지된 공정에 의해 스탬핑 또는 에칭되는 구리나 또는 구리 합금으로 제조되는 것이 바람직하다. 주로 구리와 사용되는 데, 그 이유는 구리가 비용 효과적이라는 점외에도, 에칭하기가 비교적 편리한 양도체인 바람직한 특성을 지니기 때문이다. 부가적인 단계들은 다수의 개별 리드 트레이스 층을 서로 정렬시키는 단계, 절연용 양면 폴리이미드 테이프를 도포하는 단계 및 땜납으로 다수의 개별 리드 트레이스 층을 본딩하는 단계를 포함한다. 또한, 소결(sintering) 또는 초음파 용접과 같은 변형적인 본딩 방법이 가능하다. 다이 부착 패드는 다수의 개별 리드 트레이스 층의 리드에 부착되어서 절연용 양면 폴리이미드 테이프에 의해 추가적으로 지지될 수 있다. 또한, 절연용 양면 폴리이미드 테이프는 서로 다른 층으로부터의 교차 리드를 전기적으로 절연시키는 데 일조한다. 다층 리드프레임을 포함하는 집적회로 디바이스를 패키징하는 방법은 집적회로 다이를 다이 부착 패드에 고정시키는 단계를 더 포함한다. 그 다음에, 집적회로 다이는 다수의 개별 리드 트레이스 층의 리드에 전기적으로 연결되는 데, 이는 본딩용 와이어에 의해 이행되는 것이 전형적이다. 그후, 집적회로 다이, 다수의 개별 리드 트레이스 층의 리드, 다이 부착 패드, 및 본딩용 와이어를 포함하는 리드프레임의 내부 부분을 캡슐봉입하는 몰딩 단계가 이행된다. 일반적으로 사용되는 캡슐봉입 재료는 에폭시(epoxy)인 데, 그 이유는 에폭시가 트랜스퍼 몰딩(transfer molding)에 의해 편리하고도 비용효과적으로 도포될 수 있기 때문이다.
앞서 언급한 바와 같은 다층 리드프레임 구조를 제조하기 위하여 사용될 수 있는 특정한 자동화 방법 중 하나는 리드 트레이스 층을 본딩하기 위한 본딩 장치를 사용하는 것이다. 리드프레임 구조가 전형적으로 구리와 같은 단일 시트의 도전성 재료로 스탬핑 또는 에칭되어서 릴(reel)에 감겨지기 때문에, 다중 릴 리드프레임 구조 본딩 장치가 사용될 수 있다. 예를 들면, 앞서 언급한 2개의 층 구조의 경우, 상부 리드 트레이스 층을 포함하는 하나의 릴이 상기 본딩 장치의 상부에 배치되는 반면에, 하부 리드 트레이스 층을 포함하는 다른 하나의 릴은 상기 본딩 장치의 하부에 배치될 수 있다. 마감처리된(스탬핑 또는 에칭된) 리드 트레이스 구조의 릴은 불활성 환경을 포함하는 시트로서 상기 본딩 장치로 동시에 공급된다. 땜납은 표면에 도포된 다음에, 시트는 컴퓨터 제어 비젼 시스템(computerized vision systems)을 사용하여 정확하게 정렬되는 데, 컴퓨터 제어 비젼 시스템은 반도체 업계에서 픽 앤드 플레이스(pick and place) 로봇과 함께 사용되는 것과 같은 정확한 변위를 필요로 하는 상업상의 용도에서 찾아 볼 수 있다. 2개의 리드 트레이스 층은 후속적으로 고압 및 고온 상태에서 서로 압착된 다음에, 냉각, 절단 및 적층된다. 상기 본딩 장치에 진입시키기 전에, 여러 시트의 리드 트레이스 구조는 에칭, 세정, 도금, 테이핑 등과 같은 종래의 리드프레임에 대하여 이행되는 다른 모든 공정을 필요로 하거나 필요로 할 것이다. 따라서, 본딩 장치에 진입시키기 이전의 모든 단계는 원래 그대로의 단계이다.
위에 언급한 바와 같이, 극히 미세한 리드 피치는 스탬핑 또는 에칭 공정에 의해 제조될 수 있는 감소된 두께의 리드에 의해 획득된다. 보다 더 감소된 리드 피치는 도3의 제 2 실시예에 도시된 바와 같이 제 1 리드 트레이스 층(32)에 대하여 제 2 리드 트레이스 층(34)의 리드를 오프셋(offset)시킴으로써 획득될 수 있다. 도3의 평면도는, 상부의 제 2 리드 트레이스 층(34)의 리드가 하부의 제 1 리드 트레이스 층(32)의 갭에 배치됨으로써 리드가 직접 중첩된 제 1 실시예의 리드 피치보다 리드 피치가 더 미세하게 되는 것을 보여준다. 리드의 상부 표면(48)이 본딩 표면이기 때문에, 와이어 본딩 공정시에는 리드의 상부 표면(48)에 압력이 가해짐으로써, 하부 리드 트레이스 층 리드 사이에 형성된 갭내로 상부 리드 트레이스 층 리드를 압착시키고, 그럼으로써 잠재적으로 상부 리드 트레이스 층 리드가 불변적으로 하부 리드 트레이스 층 리드 사이에 수용된다. 도4는, 상부 리드 트레이스 층 리드(34)가 하부 리드 트레이스 층 리드(32)의 갭에 더 이상 끼워지지 않도록 리드의 측면으로부터 돌기부(50)가 돌출된 상부 리드 트레이스 층 리드(34)의 단면도를 도시한 것이다. 상부 리드 트레이스 층 리드가 하부 리드 트레이스 층 리드 사이의 갭내로 진입되지 않게 하기 위한 어떠한 방법이라도 효과적일 것이다.예를 들면, 하부 리드 트레이스 층 리드(32)에 대한 상부 리드 트레이스 층 리드(34)의 오프셋을 조절하거나 장벽(barrier)을 배치하여 하부 리드 트레이스 층(32)과 상부 리드 트레이스 층(34) 사이에 폴리이미드 테이프 층의 진입을 방지하는 방법이 효과적일 것이다.
본 발명은 6밀의 표준 외부 핀 두께를 유지하면서 다중 칩 패키지에서 다층 경로선택 능력을 획득하는 이점을 제공한다. 그외에도, 위에 언급한 리드프레임 구조에 대한 수정은, 집적회로 다이를 장착하고 다중 칩 패키지를 몰딩하기 전에 고객이 어떠한 중간 단계도 이행하지 않게 할 수 있다. 따라서, 본 발명은 표준 패키지내로 몰딩될 수 있는 다중 칩 패키지에 대한 미세 리드 피치 및 다양한 경로선택 접근의 직접적인 이점을 제공한다. 이는, 일단 리드 구조가 사출되는 경우 고객에 의한 표준 패키징 장비의 지속적인 사용을 허용함으로써, 추가적인 장비 비용을 줄일 수 있다.
지금까지 주로 본 발명을 다중 칩 쿼드 플랫 팩 패키지에 대하여 언급하였지만, 본 발명은 단일 칩 패키지 및 다른 유형의 패키지에도 적용될 수 있다는 점을 이해하여야 한다. 마찬가지로, 지금까지 단지 본 발명의 한가지 실시예만을 상세하게 언급하였지만, 본 발명은 본 발명의 사상 및 범위에서 일탈하지 않고서도 기타 특정한 형태로 구체화될 수 있다는 점을 이해하여야 한다. 특히, 지금까지 2개의 층 구조를 언급하였지만, 3개 또는 그 이상의 층의 다층 구조로 이루어진 변형 실시예도 사용될 수 있다. 더욱이, 앞서 언급한 실시예에서는 집적회로 다이가 다이 부착 패드에 고정되었지만, 예를 들면, 방열기와 같은 다른 표면에 대신 고정될 수있다는 점을 이해하여야 한다. 다층의 개념은, 예를 들면 다층 구조 및 다이가 기판 또는 회로 보드상에 지지되는 용도에서의 개별 패키지와는 다른 것에 대한 용도를 가질 수 있다. 따라서, 본 발명의 실시예는 예시적인 것일 뿐 제한적이 아닌 것으로 간주되어야 하며, 본 발명은 본원 명세서에서 언급된 상세한 설명에 국한되는 것이 아니라, 첨부된 청구의 범위내에서 수정될 수 있다.

Claims (25)

  1. 다층 리드프레임이 제 1 리드 트레이스 층을 포함하고, 상기 제 1 리드 트레이스 층이 제 2 리드 트레이스 층상에 중첩되어 제 2 리드 트레이스 층에 부착되며, 상기 제 1 및 제 2 리드 트레이스 층이 각각 다수 개의 리드를 포함하고, 상기 다수 개의 리드가 외부 부분 및 내부 부분을 갖는 반도체 패키지용의 다층 리드프레임에 있어서,
    상기 제 1 리드 트레이스 층의 다수 개의 리드 중 각각의 리드가 정합 외부 부분을 갖는 상기 제 2 리드 트레이스 층의 관련 리드를 지니며, 상기 제 1 리드 트레이스 층의 다수 개의 리드 중 최소한 몇몇 개의 리드의 내부 부분이 상기 제 2 리드 트레이스 층의 관련 리드의 내부 부분과 정합하지 않고, 상기 다층 리드프레임이 상기 제 1 및 제 2 리드 트레이스 층을 서로 본딩시키도록 상기 제 1 및 제 2 리드 트레이스 층 사이에 배치된 땜납을 더 포함하는 것을 특징으로 하는 반도체 패키지용의 다층 리드프레임.
  2. 제1항에 있어서, 상기 제 1 리드 트레이스 층은 제 1 다이 부착 패드를 더 포함하는 것을 특징으로 하는 반도체 패키지용의 다층 리드프레임.
  3. 제2항에 있어서, 상기 제 2 리드 트레이스 층은 상기 제 1 다이 부착 패드와 중첩하지 않는 제 2 다이 부착 패드를 더 포함하는 것을 특징으로 하는 반도체 패키지용의 다층 리드프레임.
  4. 제1항에 있어서, 상기 제 1 및 제 2 리드 트레이스 층은 각각 약 2-4밀의 두께인 것을 특징으로 하는 반도체 패키지용의 다층 리드프레임.
  5. 제4항에 있어서, 상기 제 1 및 제 2 리드 트레이스 층은 각각 약 3 밀의 두께인 것을 특징으로 하는 반도체 패키지용의 다층 리드프레임.
  6. 제1항에 있어서, 상기 땜납은 고온 땜납인 것을 특징으로 하는 반도체 패키지용의 다층 리드프레임.
  7. 제5항에 있어서, 각각의 리드는 리드 팁을 포함하며, 2개의 선택된 인접 리드 팁의 중심간의 피치는 약 5밀보다 작은 것을 특징으로 하는 반도체 패키지용의 다층 리드프레임.
  8. 제1항에 있어서, 상기 제 1 리드 트레이스 층의 다수 개의 리드 중 최소한 하나의 리드는 상기 제 2 리드 트레이스 층의 부정합 리드와 교차하며, 상기 다층 리드프레임은 상기 교차 리드를 전기적으로 절연시키는 절연 재료를 더 포함하는 것을 특징으로 하는 반도체 패키지용의 다층 리드프레임.
  9. 제8항에 있어서, 상기 절연 재료는 상기 제 1 및 제 2 리드 트레이스 층 사이에 배치되는 양면 폴리이미드 테이프 층인 것을 특징으로 하는 반도체 패키지용의 다층 리드프레임.
  10. (a) 제1항의 반도체 패키지용의 다층 리드프레임;
    (b) 다수 개의 본드 패드를 지니는 집적회로 다이;
    (c) 상기 리드 트레이스 층 중 관련 리드 트레이스 층에 상기 본드 패드를 전기적으로 연결시키는 접속용 와이어; 및
    (d) 상기 다층 리드프레임의 외부 부분이 노출된 보호 패키지를 형성하도록 상기 다층 리드프레임의 내부 리드 부분, 접속용 와이어 및 집적회로 다이상에 몰딩되는 캡슐봉입 재료를 포함하는 것을 특징으로 하는 집적회로 패키지.
  11. 제10항에 있어서, 상기 다층 리드프레임에 복수 개의 집적회로 다이가 제공되어 복수 개의 집적회로 다이가 상기 리드프레임에 전기적으로 접속되는 것을 특징으로 하는 집적회로 패키지.
  12. 제11항에 있어서, 상기 다층 리드프레임은 각각의 다이 부착 패드가 상기 리드 트레이스 층 중 관련 리드 트레이스 층의 일부를 형성하는 복수 개의 다이 부착 패드를 더 포함하고, 상기 다이 부착 패드는 상기 집적회로 다이가 부착되는 표면을 형성하는 것을 특징으로 하는 집적회로 패키지.
  13. 제10항에 있어서, 상기 다층 리드프레임의 외부 부분은 외부 회로 요소에 집적회로 패키지를 전기적으로 접속시키도록 배열된 복수 개의 핀으로 형성되는 것을 특징으로 하는 집적회로 패키지.
  14. 제10항에 있어서, 상기 캡슐봉입 재료는 플라스틱인 것을 특징으로 하는 집적회로 패키지.
  15. 리드프레임을 형성하는 방법에 있어서,
    (a) 다수 개의 리드를 지니며, 외부 부분 및 상부 및 하부 표면을 더 지니는 제 1 리드 트레이스 층을 제조하는 단계;
    (b) 다수 개의 리드를 지니며, 외부 부분 및 상부 및 하부 표면을 더 지니고, 상기 다수 개의 리드 중 일부 리드가 상기 제 1 트레이스 층의 다수 개의 리드 중 일부 리드와는 상이한 길이를 지니는 제 2 리드 트레이스 층을 제조하는 단계;
    (c) 상기 제 2 리드 트레이스 층이 상기 제 1 리드 트레이스 층상에 중첩되도록 상기 제 2 트레이스 층과 상기 제 1 트레이스 층을 정렬시키는 단계; 및
    (d) 상기 제 1 리드 트레이스 층의 상부 표면의 외부 부분이 상기 제 2 리드 트레이스 층의 하부 표면의 외부 부분에 본딩되도록 상기 제 1 및 제 2 리드 트레이스 층을 서로 부착시키는 단계를 포함하며, 상기 제 1 및 제 2 리드 트레이스 층은 고온 땜납을 사용하여 부착되는 것을 특징으로 하는 리드프레임 형성 방법.
  16. 제15항에 있어서, 상기 제 1 리드 트레이스 층으로부터의 다수 개의 리드의 일부는 상기 제 2 리드 트레이스 층의 다수 개의 리드의 일부와 교차하도록 형성됨으로써, 리드의 다중 경로선택을 허용하며, 상기 리드프레임 형성 방법은 교차된 리드 사이에 전기 절연 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 리드프레임 형성 방법.
  17. 제16항에 있어서, 상기 전기 절연 층은 상기 제 1 및 제 2 리드 트레이스 층 사이에 배치된 양면 폴리이미드 테이프로부터 형성되며, 상기 양면 폴리이미드 테이프는 상기 정렬 및 부착 단계 이전에 상기 제 1 및 제 2 리드 트레이스 층 중 하나의 리드 트레이스 층에 도포되는 것을 특징으로 하는 리드프레임 형성방법.
  18. 제15항에 있어서, 상기 제 1 및 제 2 리드 트레이스 층은 에칭 공정에 의해 제조되는 것을 특징으로 하는 리드프레임 형성 방법.
  19. 제15항에 있어서, 상기 제 1 및 제 2 리드 트레이스 층은 스탬핑 공정에 의해 제조되는 것을 특징으로 하는 리드프레임 형성 방법.
  20. 제15항에 있어서, 상기 제 1 및 제 2 리드 트레이스 층은 컴퓨터 제어 비젼 시스템으로 정렬되는 것을 특징으로 하는 리드프레임 형성 방법.
  21. 제15항에 있어서, 상기 제 1 및 제 2 리드 트레이스 층 중 한 리드 트레이스 층에 제 1 다이 부착 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 리드프레임 형성 방법.
  22. 제21항에 있어서, 제 2 다이 부착 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 리드프레임 형성 방법.
  23. 집적회로를 패키징하는 방법에 있어서,
    제15항의 리드프레임 형성 방법에 따라 형성되고 내부 부분을 지니는 다층 리드프레임의 다이 부착 패드에, 집적회로 다이를 고정시키는 단계;
    상기 다층 리드프레임의 다수 개의 리드에 상기 집적회로 다이를 전기적으로 연결시키는 단계; 및
    상기 집적회로 다이 및 상기 다층 리드프레임의 내부 부분상에 캡슐봉입 재료를 몰딩하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키징 방법.
  24. 제23항에 있어서, 상기 집적회로 다이는 와이어 본더(wire bonder)를 사용하여 본딩용 와이어에 의해 전기적으로 연결되는 것을 특징으로 하는 집적 회로 패키징 방법.
  25. 제23항에 있어서, 상기 캡슐봉입 재료는 플라스틱인 것을 특징으로 하는 집적회로 패키징 방법.
KR1019960706932A 1995-04-05 1996-04-05 다층리드프레임 KR100372153B1 (ko)

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US41720795A 1995-04-05 1995-04-05
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US08417,207 1995-04-05

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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3156896B2 (ja) * 1994-01-28 2001-04-16 富士通株式会社 半導体装置の製造方法およびかかる製造方法により製造された半導体装置
US5814884C1 (en) * 1996-10-24 2002-01-29 Int Rectifier Corp Commonly housed diverse semiconductor die
US6429050B1 (en) * 1997-12-18 2002-08-06 Texas Instruments Incorporated Fine pitch lead frame and method
US6515359B1 (en) * 1998-01-20 2003-02-04 Micron Technology, Inc. Lead frame decoupling capacitor semiconductor device packages including the same and methods
US6329713B1 (en) * 1998-10-21 2001-12-11 International Business Machines Corporation Integrated circuit chip carrier assembly comprising a stiffener attached to a dielectric substrate
KR200169860Y1 (ko) * 1999-05-28 2000-02-15 광전자주식회사 전압 레귤레이터의 구조
US6306685B1 (en) * 2000-02-01 2001-10-23 Advanced Semiconductor Engineering, Inc. Method of molding a bump chip carrier and structure made thereby
US6897567B2 (en) * 2000-07-31 2005-05-24 Romh Co., Ltd. Method of making wireless semiconductor device, and leadframe used therefor
DE10109344C1 (de) * 2001-02-27 2002-10-10 Siemens Ag Schaltungsanordnung mit Halbbrücken
US20040053447A1 (en) * 2001-06-29 2004-03-18 Foster Donald Craig Leadframe having fine pitch bond fingers formed using laser cutting method
US7102216B1 (en) 2001-08-17 2006-09-05 Amkor Technology, Inc. Semiconductor package and leadframe with horizontal leads spaced in the vertical direction and method of making
US6900527B1 (en) * 2001-09-19 2005-05-31 Amkor Technology, Inc. Lead-frame method and assembly for interconnecting circuits within a circuit module
US6686651B1 (en) 2001-11-27 2004-02-03 Amkor Technology, Inc. Multi-layer leadframe structure
US7152598B2 (en) * 2003-06-23 2006-12-26 Invacare Corporation System and method for providing a breathing gas
US20050248041A1 (en) * 2004-05-05 2005-11-10 Atm Technology Singapore Pte Ltd Electronic device with high lead density
US7690105B2 (en) * 2005-08-19 2010-04-06 Coilcraft, Incorporated Method for conserving space in a circuit
US7375416B2 (en) * 2005-09-20 2008-05-20 United Test And Assembly Center Ltd. Leadframe enhancement and method of producing a multi-row semiconductor package
US20070096269A1 (en) * 2005-10-31 2007-05-03 Mediatek Inc. Leadframe for semiconductor packages
JP4595835B2 (ja) * 2006-03-07 2010-12-08 株式会社日立製作所 鉛フリーはんだを用いたリード付き電子部品
DE112006003866B4 (de) * 2006-03-09 2019-11-21 Infineon Technologies Ag Eine elektronische Mehrfachchip-Baugruppe mit reduzierter Spannung und Verfahren zu deren Herstellung
US7863737B2 (en) * 2006-04-01 2011-01-04 Stats Chippac Ltd. Integrated circuit package system with wire bond pattern
US8178982B2 (en) * 2006-12-30 2012-05-15 Stats Chippac Ltd. Dual molded multi-chip package system
WO2008126043A1 (en) * 2007-04-17 2008-10-23 Nxp B.V. Method for manufacturing an element having electrically conductive members for application in a microelectronic package
US8067825B2 (en) * 2007-09-28 2011-11-29 Stats Chippac Ltd. Integrated circuit package system with multiple die
US20120326287A1 (en) 2011-06-27 2012-12-27 National Semiconductor Corporation Dc/dc convertor power module package incorporating a stacked controller and construction methodology
US8450149B2 (en) 2009-10-16 2013-05-28 Texas Instruments Incorporated Stacked leadframe implementation for DC/DC convertor power module incorporating a stacked controller and stacked leadframe construction methodology
US8222716B2 (en) * 2009-10-16 2012-07-17 National Semiconductor Corporation Multiple leadframe package
US8203199B2 (en) * 2009-12-10 2012-06-19 National Semiconductor Corporation Tie bar and mold cavity bar arrangements for multiple leadframe stack package
US8492884B2 (en) 2010-06-07 2013-07-23 Linear Technology Corporation Stacked interposer leadframes
US8779566B2 (en) 2011-08-15 2014-07-15 National Semiconductor Corporation Flexible routing for high current module application
EP2871676B1 (en) * 2012-07-04 2017-01-04 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device
ITTO20150231A1 (it) 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre lead frame per componenti elettronici, componente e prodotto informatico corrispondenti
US9978669B2 (en) 2016-06-30 2018-05-22 Nxp Usa, Inc. Packaged semiconductor device having a lead frame and inner and outer leads and method for forming
US20190181076A1 (en) * 2017-12-07 2019-06-13 Stmicroelectronics S.R.L. Method of manufacturing leadframes of semiconductor devices,corresponding leadframe and semiconductor device
US11088055B2 (en) 2018-12-14 2021-08-10 Texas Instruments Incorporated Package with dies mounted on opposing surfaces of a leadframe
US11562949B2 (en) 2020-06-17 2023-01-24 Texas Instruments Incorporated Semiconductor package including undermounted die with exposed backside metal

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5323572A (en) * 1976-08-17 1978-03-04 Sharp Corp Electornic apparatus
JPS58130550A (ja) * 1982-01-29 1983-08-04 Toshiba Corp 半導体装置
JPS60180154A (ja) * 1984-02-27 1985-09-13 Clarion Co Ltd 半導体装置
US4801765A (en) * 1986-01-06 1989-01-31 American Telephone And Telegraph Company, At&T Bell Laboratories Electronic component package using multi-level lead frames
JPH0290635A (ja) * 1988-09-28 1990-03-30 Nec Corp 樹脂封止型半導体装置のリードフレーム
JPH02209760A (ja) * 1989-02-09 1990-08-21 Shinko Electric Ind Co Ltd 多重リードフレーム
US5025114A (en) * 1989-10-30 1991-06-18 Olin Corporation Multi-layer lead frames for integrated circuit packages
JP2740977B2 (ja) * 1990-03-30 1998-04-15 株式会社三井ハイテック 半導体装置
JPH04163956A (ja) * 1990-10-29 1992-06-09 Hitachi Ltd 半導体装置用リードフレーム
JPH04199740A (ja) * 1990-11-29 1992-07-20 Matsushita Electron Corp 半導体集積回路のリードフレーム
JP2609382B2 (ja) * 1991-10-01 1997-05-14 三菱電機株式会社 半導体装置
JPH05267555A (ja) * 1992-03-23 1993-10-15 Hitachi Ltd 半導体装置およびその製造方法並びにそれに使用されるリードフレームおよびその製造方法
JPH05299456A (ja) * 1992-04-20 1993-11-12 Toshiba Corp 樹脂封止型半導体装置
JPH077121A (ja) * 1992-09-18 1995-01-10 Texas Instr Inc <Ti> 多層リードフレームアセンブリを有する半導体デバイスおよびそのパッケージ方法
JPH06104369A (ja) * 1992-09-19 1994-04-15 Sumitomo Metal Ind Ltd 多層リードフレーム
JPH06252332A (ja) * 1993-02-25 1994-09-09 Fuji Electric Co Ltd 電子デバイスの実装基板

Also Published As

Publication number Publication date
EP0764345A1 (en) 1997-03-26
KR970703618A (ko) 1997-07-03
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WO1996031906A1 (en) 1996-10-10

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