KR970703618A - 다층 리드 프레임(multi-layer lead frame) - Google Patents

다층 리드 프레임(multi-layer lead frame) Download PDF

Info

Publication number
KR970703618A
KR970703618A KR1019960706932A KR19960706932A KR970703618A KR 970703618 A KR970703618 A KR 970703618A KR 1019960706932 A KR1019960706932 A KR 1019960706932A KR 19960706932 A KR19960706932 A KR 19960706932A KR 970703618 A KR970703618 A KR 970703618A
Authority
KR
South Korea
Prior art keywords
lead
trace
lead frame
trace layer
leads
Prior art date
Application number
KR1019960706932A
Other languages
English (en)
Other versions
KR100372153B1 (ko
Inventor
해리 제이. 포겔슨
Original Assignee
존 엠. 클락 3세
내쇼날 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 존 엠. 클락 3세, 내쇼날 세미컨덕터 코포레이션 filed Critical 존 엠. 클락 3세
Publication of KR970703618A publication Critical patent/KR970703618A/ko
Application granted granted Critical
Publication of KR100372153B1 publication Critical patent/KR100372153B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49534Multi-layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4839Assembly of a flat lead with an insulating support, e.g. for TAB
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49537Plurality of lead frames mounted in one device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49109Connecting at different heights outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 반도체 패키지에 사용하기 위한 다층 리드 프레임(3)에 관한 것이다. 상기 리드 프레임(3)은 미세 피치 리드들 및/또는 리드 다 경로 선택 능력이 요구되는 용도에 특히 적합하다. 한 실시예에, 다층 리드 프레임(3)은 제2리드 트레이스 층(34)상에 중첩되고, 이에 부착된 제1리드 트레이스 층(32)을 포함한다. 제1 및 제2리드 트레이스 층(32.34)들은 각각 복수개의 리드(8)들을 지니며, 각각의 층은 외부(9) 및 내부(10)를 지닌다. 제1트레이스 층(32)내의 각각의 리드들은 정합 외부를 지니는 제2트레이스 층(34)내에 연관된 리드를 지닌다. 트레이스 층들이 중첩될 때, 상기 정합 외부들은 함께 결합된다. 제1트레이스 층(32)내의 리드들 중 최소한 얼마는 제2트레이스 층(34)의 정합 리드와 상이한 길이를 지닌다. 이는 리드들이 개별적으로 경로 선택되는 것을 허용하며, 전(全) 두께 리드 프레임들에서 가능한 것보다 더 미세한 리드 피치를 제조하는데 사용될 수 있다. 본 발명에는 상기와 같은 리드프레임(3)들의 형성방법이 또한 기술된다.

Description

다층 리드 프레임(MULTI- LAYER LEAD FRAME)
[도면의 간단한 설명]
제1도는 가변 길이 리드에 다이가 부착되며 또한 와이어가 본딩되는 다층 리드 트레이스의 제1실시 예에 대한 개략적인 평면도이다.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

Claims (27)

  1. 반도체 패키지에 사용하기 위한 다층리드 프레임으로서, 상기 다층리드 프레임은 제2리드 트레이스 층상에 중첩되고, 이에 부착된 제1리드 트레이스 층을 포함하며, 상기 제1 및 제2리드 트레이스 층들은 각각 외부 및 내부를 지니는 복수개의 리드들을 지니는 다층 리드 프레임에 있어서, 상기 제1트레이스 층의 각각의 리드들은 정합외부를 지니는 제2트레이스층에 연관된 리드를 지니며, 상기 제1트레이스 층내의 최소한 얼마간의 리드들의 외부는 상기 제2트레이스 층의 연관된 리드들의 내부와 접합하지 않는 다층 리드 프레임.
  2. 제1항에 있어서, 상기 제1리드 트레이스 층은 제1다이 부착 패드를 더 포함하는 다층 리드 프레임.
  3. 제2항에 있어서, 상기 제2리드 트레이스 층은 상기 제1다이 부착 패드와 중첩하지 않는 제2다이 부착 패드를 더 포함하는 다층 리드 프레임.
  4. 제1항에 있어서, 상기 트레이스 층들을 함께 결합시키기 위해 상기 제1리드 트레이스 층과 제2리드 트레이스 층 사이에 배치된 땜납을 더 포함하는 다층 리드 프레임.
  5. 제1항에 있어서, 상기 제1 및 제2리드 트레이스 층들은 각각 약 2-4mi1의 범위의 두께로 되는 다층 리드 프레임.
  6. 제1항에 있어서, 상기 제1 및 제2리드 트레이스 층들은 각각 약 3mi1의 범위의 두께로 되는 다층 리드 프레임.
  7. 제4항에 있어서, 상기 땜납은 고온 땜납으로 되는 다층 리드 프레임.
  8. 제6항에 있어서, 각각의 리드는 리드 팀을 포함하며, 2개의 선택된 인접 리드 팁을 중심들 간의 피치는 약 5mi1보다 더 작게 되는 다층 리드 프레임.
  9. 제1항에 있어서, 상기 제1트레이스 층내의 적어도 하나의 리드는 상기 제2트레이스 층 내의 비정합 리드를 교차하며, 상기 다층 리드 프레임은 상기 교차리드들을 전기적으로 절연시키는 절연재료를 더 포함하는 다층 리드 프레임.
  10. 제9항에 있어서, 상기 절연재료는 상기 제1트레이스 층과 제2트레이스 층들 사이에 삽입되는 양면 폴리이마이드 테이프 층으로 되는 다층 리드 프레임.
  11. (a) 제1항에 언급된 바와 같은 다층 리드 프레임; (b) 복수개의 결합 패드들을 지니는 집적 회로 다이; (c) 관련된 리드 트레이스들 중 하나에 상기 결합 패드를 전기적으로 연결시키기 위한 접속 와이어; 및 (d) 상기 다이, 접속와이어 및 리드 프레임의 내측 리드 부위에 몰딩되어, 리드 프레임의 외부를 노출시키는 보호 패키지를 형성하는 캡슐봉입재료를 포함하는 집적 회로 패키지.
  12. 제11항에 있어서, 복수개의 집적회로 다이들이 제공되어, 상기 리드 프레임에 전기적으로 접속되는 반도체 패키지.
  13. 제12항에 있어서, 상기 리드 프레임은 연관된 트레이스 층들 중 하나의 일부를 각각 형성하는 복수개의 다이 부착 패드를 포함하며, 상기 다이 부착 패드는 집적 회로 다이가 부착되는 표면을 형성하는 반도체 패키지.
  14. 제11항에 있어서, 상기 리드 프레임의 외부는 외부 회로 요소들에 반도체 패키지를 전기적으로 접속하도록 정렬되는 복수개의 핀들 내로 형성되는 반도체 패키지.
  15. 제11항에 있어서, 상기 캡슐 봉임 재료는 플라스틱으로 되는 반도체 패키지.
  16. (a) 복수개의 리드들을 지니는 제1리드 트레이스 층으로서, 외부 및 상부 및 하부표면을 더 지니는 제1 리드 트레이스 층을 제조하는 단계; (b) 복수개의 리드들을 지니며, 외부 및 상부 및 하부표면을 더 지니는 제2리드 트레이스 층으로서, 상기 제2트레이스 층의 상기 리드의 일부는 상기 제1트레이스 층의 리드들의 일부와 상이한 길이를 지니는 제2리드 트레이스 층을 제조하는 단계; (c) 상기 제2트레이스 층이 상기 제1트레이스 층상에 중첩되도록 상기 제2트레이스 층과 상기 제1트레이스 층을 정렬시키는 단계; 및 (d) 상기 제1리드 트레이스 상부표면의 외부가 상기 제2리드 트레이스 하부표면의 외부에 결합되도록 상기 트레이스 층들을 상호 부착시키는 단계를 포함하는 리드 프레임 형성방법.
  17. 제16항에 있어서, 상기 제2트레이스 층으로부터의 리드들의 일부는 제2트레이스 층 내의 리드들의 일부와 교차하도록 형성됨으로써, 리드들의 다경로 선택을 허용하며, 상기 교차된 리드들 사이에 전기 절연층을 형성하는 단계를 더 포함하는 리드 프레임 형성방법.
  18. 제17항에 있어서, 상기 전기 절연층은 상기 제1트레이스 층과 제2트레이스 층 사이에 삽입된 양면 폴리이마이드 테이프로 형성되며, 상기 테이프는 상기 정렬 및 부착단계 전에 트레이스 층들 중 하나에 도포되는 리드 프레임 형성방법.
  19. 제16항에 있어서, 상기 트레이스 층들은 에칭 방식으로 제조되는 리드 프레임 형성방법.
  20. 제16항에 있어서, 상기 트레이스 층들은 스탬핑 방식으로 제조되는 리드 프레임 형성방법.
  21. 제16항에 있어서, 상기 트레이스 층들은 컴퓨터 제어된 비젼 시스템과 정렬되는 리드 프레임 형성방법.
  22. 제16항에 있어서, 상기 트레이스 층들은 고온 땜납을 사용하여 부착되는 리드 프레임 형성방법.
  23. 제16항에 있어서, 상기 제1 및 제2트레이스 층들 중 하나에 제1다이 부착 패드를 형성하는 단계를 더 포함하는 리드 프레임 형성방법.
  24. 제23항에 있어서, 제2다이 부착 패드를 형성하는 단계를 더 포함하는 리드 프레임 형성방법.
  25. 제16항에 언급된 방법에 따라 형성된, 내부를 지니는 다층 리드 프레임의 다이 부착 패드들에 다이를 고정시키는 단계; 상기 리드 프레임의 리드들에 다이를 전기적으로 결합시키는 단계; 및 상기 다이 및 상기 리드 프레임의 내부 상에 캡슘 봉임 재료를 몰딩하는 단계를 포함하는 집적회로 패키징 방법.
  26. 제25항에 있어서, 상기 다이는 와이어 본더(wire bonder)를 사용하는 본딩 와이어(bonding wire)들에 의해 전기적으로 결합되는 집적회로 패키징 방법.
  27. 제25항에 있어서, 상기 캡슐 봉입 재료는 플라스틱으로 되는 집적회로 패키징 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960706932A 1995-04-05 1996-04-05 다층리드프레임 KR100372153B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US41720795A 1995-04-05 1995-04-05
US08417,207 1995-04-05
US08/417,207 1995-04-05

Publications (2)

Publication Number Publication Date
KR970703618A true KR970703618A (ko) 1997-07-03
KR100372153B1 KR100372153B1 (ko) 2003-06-19

Family

ID=23653025

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960706932A KR100372153B1 (ko) 1995-04-05 1996-04-05 다층리드프레임

Country Status (4)

Country Link
US (3) US5864173A (ko)
EP (1) EP0764345A1 (ko)
KR (1) KR100372153B1 (ko)
WO (1) WO1996031906A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101521254B1 (ko) * 2006-12-30 2015-05-18 스태츠 칩팩 엘티디 이중으로 몰딩된 다중칩 패키지 시스템

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3156896B2 (ja) * 1994-01-28 2001-04-16 富士通株式会社 半導体装置の製造方法およびかかる製造方法により製造された半導体装置
US5814884C1 (en) 1996-10-24 2002-01-29 Int Rectifier Corp Commonly housed diverse semiconductor die
US6429050B1 (en) * 1997-12-18 2002-08-06 Texas Instruments Incorporated Fine pitch lead frame and method
US6515359B1 (en) * 1998-01-20 2003-02-04 Micron Technology, Inc. Lead frame decoupling capacitor semiconductor device packages including the same and methods
US6329713B1 (en) * 1998-10-21 2001-12-11 International Business Machines Corporation Integrated circuit chip carrier assembly comprising a stiffener attached to a dielectric substrate
KR200169860Y1 (ko) * 1999-05-28 2000-02-15 광전자주식회사 전압 레귤레이터의 구조
US6306685B1 (en) * 2000-02-01 2001-10-23 Advanced Semiconductor Engineering, Inc. Method of molding a bump chip carrier and structure made thereby
US6897567B2 (en) * 2000-07-31 2005-05-24 Romh Co., Ltd. Method of making wireless semiconductor device, and leadframe used therefor
DE10109344C1 (de) * 2001-02-27 2002-10-10 Siemens Ag Schaltungsanordnung mit Halbbrücken
US20040053447A1 (en) * 2001-06-29 2004-03-18 Foster Donald Craig Leadframe having fine pitch bond fingers formed using laser cutting method
US7102216B1 (en) 2001-08-17 2006-09-05 Amkor Technology, Inc. Semiconductor package and leadframe with horizontal leads spaced in the vertical direction and method of making
US6900527B1 (en) * 2001-09-19 2005-05-31 Amkor Technology, Inc. Lead-frame method and assembly for interconnecting circuits within a circuit module
US6686651B1 (en) 2001-11-27 2004-02-03 Amkor Technology, Inc. Multi-layer leadframe structure
US7152598B2 (en) * 2003-06-23 2006-12-26 Invacare Corporation System and method for providing a breathing gas
US20050248041A1 (en) * 2004-05-05 2005-11-10 Atm Technology Singapore Pte Ltd Electronic device with high lead density
US7690105B2 (en) 2005-08-19 2010-04-06 Coilcraft, Incorporated Method for conserving space in a circuit
US7375416B2 (en) * 2005-09-20 2008-05-20 United Test And Assembly Center Ltd. Leadframe enhancement and method of producing a multi-row semiconductor package
US20070096269A1 (en) 2005-10-31 2007-05-03 Mediatek Inc. Leadframe for semiconductor packages
JP4595835B2 (ja) * 2006-03-07 2010-12-08 株式会社日立製作所 鉛フリーはんだを用いたリード付き電子部品
WO2007102042A1 (en) * 2006-03-09 2007-09-13 Infineon Technologies Ag A multi-chip electronic package with reduced stress
US7863737B2 (en) * 2006-04-01 2011-01-04 Stats Chippac Ltd. Integrated circuit package system with wire bond pattern
WO2008126043A1 (en) * 2007-04-17 2008-10-23 Nxp B.V. Method for manufacturing an element having electrically conductive members for application in a microelectronic package
US8067825B2 (en) * 2007-09-28 2011-11-29 Stats Chippac Ltd. Integrated circuit package system with multiple die
US8450149B2 (en) 2009-10-16 2013-05-28 Texas Instruments Incorporated Stacked leadframe implementation for DC/DC convertor power module incorporating a stacked controller and stacked leadframe construction methodology
US20120326287A1 (en) 2011-06-27 2012-12-27 National Semiconductor Corporation Dc/dc convertor power module package incorporating a stacked controller and construction methodology
US8222716B2 (en) * 2009-10-16 2012-07-17 National Semiconductor Corporation Multiple leadframe package
US8203199B2 (en) * 2009-12-10 2012-06-19 National Semiconductor Corporation Tie bar and mold cavity bar arrangements for multiple leadframe stack package
US8492884B2 (en) 2010-06-07 2013-07-23 Linear Technology Corporation Stacked interposer leadframes
US8779566B2 (en) 2011-08-15 2014-07-15 National Semiconductor Corporation Flexible routing for high current module application
US9379049B2 (en) 2012-07-04 2016-06-28 Panasonic Intellectual Property Management Co., Ltd. Semiconductor apparatus
ITTO20150231A1 (it) 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre lead frame per componenti elettronici, componente e prodotto informatico corrispondenti
US9978669B2 (en) 2016-06-30 2018-05-22 Nxp Usa, Inc. Packaged semiconductor device having a lead frame and inner and outer leads and method for forming
US20190181076A1 (en) * 2017-12-07 2019-06-13 Stmicroelectronics S.R.L. Method of manufacturing leadframes of semiconductor devices,corresponding leadframe and semiconductor device
US11088055B2 (en) 2018-12-14 2021-08-10 Texas Instruments Incorporated Package with dies mounted on opposing surfaces of a leadframe
US11562949B2 (en) 2020-06-17 2023-01-24 Texas Instruments Incorporated Semiconductor package including undermounted die with exposed backside metal

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5323572A (en) * 1976-08-17 1978-03-04 Sharp Corp Electornic apparatus
JPS58130550A (ja) * 1982-01-29 1983-08-04 Toshiba Corp 半導体装置
JPS60180154A (ja) * 1984-02-27 1985-09-13 Clarion Co Ltd 半導体装置
US4801765A (en) * 1986-01-06 1989-01-31 American Telephone And Telegraph Company, At&T Bell Laboratories Electronic component package using multi-level lead frames
JPH0290635A (ja) * 1988-09-28 1990-03-30 Nec Corp 樹脂封止型半導体装置のリードフレーム
JPH02209760A (ja) * 1989-02-09 1990-08-21 Shinko Electric Ind Co Ltd 多重リードフレーム
US5025114A (en) * 1989-10-30 1991-06-18 Olin Corporation Multi-layer lead frames for integrated circuit packages
JP2740977B2 (ja) * 1990-03-30 1998-04-15 株式会社三井ハイテック 半導体装置
JPH04163956A (ja) * 1990-10-29 1992-06-09 Hitachi Ltd 半導体装置用リードフレーム
JPH04199740A (ja) * 1990-11-29 1992-07-20 Matsushita Electron Corp 半導体集積回路のリードフレーム
JP2609382B2 (ja) * 1991-10-01 1997-05-14 三菱電機株式会社 半導体装置
JPH05267555A (ja) * 1992-03-23 1993-10-15 Hitachi Ltd 半導体装置およびその製造方法並びにそれに使用されるリードフレームおよびその製造方法
JPH05299456A (ja) * 1992-04-20 1993-11-12 Toshiba Corp 樹脂封止型半導体装置
JPH077121A (ja) * 1992-09-18 1995-01-10 Texas Instr Inc <Ti> 多層リードフレームアセンブリを有する半導体デバイスおよびそのパッケージ方法
JPH06104369A (ja) * 1992-09-19 1994-04-15 Sumitomo Metal Ind Ltd 多層リードフレーム
JPH06252332A (ja) * 1993-02-25 1994-09-09 Fuji Electric Co Ltd 電子デバイスの実装基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101521254B1 (ko) * 2006-12-30 2015-05-18 스태츠 칩팩 엘티디 이중으로 몰딩된 다중칩 패키지 시스템

Also Published As

Publication number Publication date
KR100372153B1 (ko) 2003-06-19
WO1996031906A1 (en) 1996-10-10
US5994768A (en) 1999-11-30
EP0764345A1 (en) 1997-03-26
US5864173A (en) 1999-01-26
US6087204A (en) 2000-07-11

Similar Documents

Publication Publication Date Title
KR970703618A (ko) 다층 리드 프레임(multi-layer lead frame)
US6682957B2 (en) Semiconductor substrate and land grid array semiconductor package using same and fabrication methods thereof
KR950012658B1 (ko) 반도체 칩 실장방법 및 기판 구조체
KR100603867B1 (ko) 반도체장치
KR100266637B1 (ko) 적층형볼그리드어레이반도체패키지및그의제조방법
KR100480515B1 (ko) 반도체 장치
US5596225A (en) Leadframe for an integrated circuit package which electrically interconnects multiple integrated circuit die
US6385049B1 (en) Multi-board BGA package
KR960019680A (ko) 반도체디바이스패키지 방법 및 디바이스 패키지
JPH0595015A (ja) 半導体装置
KR20020053739A (ko) 집적 전자 장치 및 집적 방법
KR20010014882A (ko) 반도체 장치 및 그 제조 방법
JP2737318B2 (ja) 混成集積回路装置
JP2870533B1 (ja) 半導体装置およびその製造方法
KR940027134A (ko) 반도체집적회로장치의 제조방법
JPH0365662B2 (ko)
JPH02343A (ja) 電子部品搭載用基板
JP2006165333A (ja) 半導体素子搭載装置及び半導体素子搭載方法
JPH1084055A (ja) 半導体装置及びその製造方法
KR100216990B1 (ko) 복수개의 구멍이 형성된 폴리이미드 테이프를 이용한 리드 온 칩 구조
JPS62219531A (ja) 半導体集積回路装置
JP2542227B2 (ja) 混成ic基板装置
JPH07283274A (ja) 半導体装置及び接合シート
JPH03169032A (ja) 半導体装置
JPH02275655A (ja) 混成集積回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20151230

Year of fee payment: 14

EXPY Expiration of term