KR20020053739A - 집적 전자 장치 및 집적 방법 - Google Patents

집적 전자 장치 및 집적 방법 Download PDF

Info

Publication number
KR20020053739A
KR20020053739A KR1020010084863A KR20010084863A KR20020053739A KR 20020053739 A KR20020053739 A KR 20020053739A KR 1020010084863 A KR1020010084863 A KR 1020010084863A KR 20010084863 A KR20010084863 A KR 20010084863A KR 20020053739 A KR20020053739 A KR 20020053739A
Authority
KR
South Korea
Prior art keywords
semiconductor element
stage
integrated electronic
semiconductor
electronic device
Prior art date
Application number
KR1020010084863A
Other languages
English (en)
Inventor
마츠자키유코
후카사와히로유키
Original Assignee
이데이 노부유끼
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데이 노부유끼, 소니 가부시끼 가이샤 filed Critical 이데이 노부유끼
Publication of KR20020053739A publication Critical patent/KR20020053739A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06579—TAB carriers; beam leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

집적 전자 장치는 다이 패드와 다수의 전극 패드들이 형성되는 배선 기판 상에 다층 구조로 적층된 적어도 2개의 반도체 소자들을 갖고, 반도체 소자는 그 위에 형성된 다수의 전극들을 갖는다. 제 1 단의 반도체 소자는 다이 패드 상에 배치된다. 제 2 단의 반도체 소자는 제 1 단 반도체 소자의 위에 배치되고, 제 1 및 제 2 단 반도체 소자들 사이에는 전기 절연 수지층을 둔다. 반도체 소자들의 전극들은 대응하는 전극 패드들과 와이어-본딩되며, 적층된 모든 반도체 소자들과 그 와이어들은 절연 밀봉 수지로 밀봉된다.

Description

집적 전자 장치 및 집적 방법{Integrated electronic device and integration method}
본원은 일본 특허 출원 JP 2000-398715를 우선권으로 청구하고 있으며, 상기 출원의 개시 내용은 특허법에 의해 허여된 범위와 관련하여 본 명세서에 포함된다.
본 발명은 반도체 소자 및 제조 방법에 관한 것으로, 구체적으로는 반도체 소자들의 층들이 다층 구조로 적층되는 집적 전자 장치 및 그 집적 방법에 관한 것이다.
관련 기술의 반도체 소자를 포함하는 집적 전자 장치와 그 집적 방법은 도 3 내지 도 6을 참조하여 설명될 것이다.
도 3은 관련 기술의 집적 전자 장치의 횡단면도이다. 도 4a 및 도 4b는 TAB 막 캐리어(TAB film carrier) 상에 설치된 반도체 소자를 도시하는 도면이다. 도 4a는 평면도이고, 도 4b는 도 4a에 도시된 라인 B-B를 따라 취해진 횡단면도이다. 도 5는 도 4a 및 도 4b에 도시된 다수의 반도체 소자들이 다층 구조로 적층되는 집적 처리의 한 단계에서의 도 3에 도시된 관련 기술의 집적 전자 장치의 횡단면도이다. 도 6은 도 5에 도시된 집적 처리 단계에 이어지는 집적 처리의 한 단계에서의 집적 전자 장치의 횡단면도이며, 이 집적 처리 단계는 다수의 반도체 소자들이 집적되는 처리이다.
도 3에 있어서, 관련 기술의 집적 전자 장치(40)는 배선 기판(41)과 다수의 반도체 소자(42)를 포함한다. 도면에 도시된 예에서는 4개의 반도체 소자들(42A,42B, 42C, 42D)이 있다.
배선 기판(41)의 설치면(mounting side) 상에는 전극 패드(411)와 다수의 다이 패드들(die pads)(412)이 형성된다. 다수의 다이 패드들(412)이 제공되어 전극 패드(411)를 둘러싸도록 한다. 반도체 소자들 각각은 다수의 전극들(421)이 그 표면의 주변부에 형성되는 소위 배어 칩(bare chip)이라고 한다.
집적 전자 장치(40)는 다음과 같은 방식으로 제조된다. 제 1 단(하단)의 반도체 소자(42A)는 배선 기판의 다이 패드(412)에 다이-본딩(die-bonded)된다. 제 2 단의 반도체 소자(42B)는 반도체 소자(42A)의 위에 형성되고, 그 사이에 소정의 갭을 둔다. 제 3 단 및 제 4 단의 반도체 소자들(42C, 42D)도 유사하게 형성된다. TAB 리드들(leads)(43A, 43B, 43C, 43D)의 한 종단들은 각각의 전극들(421)에 접속되고, 다른 종단들은 배선 기판(41) 상에 형성된 대응하는 전극 패드들(411)에 접속된다. 집적 전자 장치(40)는 적층되거나 쌓아올려진(이하, 이러한 구조들을 일반적인 용어로서 "집적(integrated)"이라고 함) 반도체 소자들(42A, 42B, 42C, 43D)의 전체 구조를 절연 밀봉 수지(insulating seal resin)(44)로 밀봉함으로써 완성된다.
집적 전자 장치(40)의 집적 방법은 도 4a 내지 도 6을 참조하여 설명될 것이다.
도 4a 및 도 4b에 도시된 바와 같이, TAB 막 캐리어(45)의 내부 리드들(inner leads)(46)은 트랜스퍼 범프(transfer bump) 방법을 이용하여 반도체 소자(42)에 접속된다. TAB 막 캐리어(45)의 일부 외부 리드들(outer leads)(47)은반도체 소자(42)의 기록-가능 전극들 또는 판독-가능 전극들과 같은 비-공통 전극들에 대한 접속들을 차단한다.
다음으로, 도 5에 도시된 바와 같이, TAB 막 캐리어에 설치된 제 1 단 반도체 소자(42A)는 다수의 위치 결정 핀들(positioning pins)(48)을 사용하여 배선 기판(41)의 다이 패드(412) 상에 다이-본딩된다. 이어서, 제 2 단 반도체 소자(42B), 제 3 단 반도체 소자(42C), 및 제 4 단 반도체 소자(42D)가 이전 반도체 소자들의 위에 설치되고, 두 반도체 소자들 사이에는 소정의 거리를 둔다. 배선 기판(41)의 각각의 전극 패드들(411)과 각 반도체 소자(42)에 대한 TAB 막 캐리어(45)의 대응하는 외부 리드들(47)은 반도체 소자의 다음 단이 그 위에 설치되기 전에 정렬되어 접속된다.
다음으로, 도 6에 도시된 바와 같이, 배선 기판(41)의 전극 패드들(411)과 모든 외부 리드들(47)은 본딩 처리를 수행하기 위해 본딩 도구(49)에 의해 압착되어 가열된다.
마지막으로, 외부 리드들(47)의 외부 테이핑부(taping part)가 제거되고, 구성된 모든 구조가 절연 밀봉 수지(44)로 밀봉되어 도 3에 도시된 바와 같이 집적 전자 장치(40)의 구조를 완성한다.
그러나, 관련 기술의 집적 전자 장치에 있어서, 배선 기판(41)의 외부 리드들(47)과 전극 패드들(411)을 위치시키기 위해 다수의 위치 결정 핀들을 이용하는 정밀한 정렬이 필요하다. 또한, 본딩 도구(49)는 전극 패드들(411)에 외부리드들(47)을 본딩하도록 주문 설계(custom-designed)되어야 한다.
본 발명은 상기 언급된 문제들을 처리하도록 이루어진다. 배선 기판의 외부 리드들 및 대응하는 전극 패드들을 위치시키기 위한 지그들(jigs) 및/또는 복잡한 정렬 단계를 제거할 수 있는 집적 전자 장치 및 그 집적 방법을 제공하는 것이 바람직하다. 또한, 배선 기판의 전극 패드들과 반도체 소자의 전극들을 접속하기 위한 특수 본딩 도구를 필요로 하지 않는 집적 전자 장치 및 그 집적 방법을 제공하는 것이 바람직하다. 또한, 다수의 반도체 소자들이 낮은 프로파일(lower profile)의 다층 구조로 적층되는 집적 전자 장치 및 그 집적 방법을 제공하는 것이 바람직하다.
도 1은 본 발명의 실시예의 집적 전자 장치의 투시도.
도 2a는 라인 B-B를 따라 취해진 도 1에 도시된 집적 전자 장치의 단면도.
도 2b는 도 2a의 원형 부분의 확대도.
도 3은 관련 기술의 집적 전자 장치의 횡단면도.
도 4a 및 도 4b는 TAB 막 캐리어 상에 설치된 반도체 소자를 도시하는 도면으로서, 도 4a는 평면도이고, 도 4b는 도 4a에 도시된 B-B 라인을 따라 취해진 횡단면도.
도 5는 도 4a 및 도 4b에 도시된 다수의 반도체 소자들이 다층 구조로 적층되는 집적 처리 단계의 도 3에 도시된 관련 기술의 집적 전자 장치의 횡단면도.
도 6은 도 5에 도시된 집적 처리 단계에 이어지는 집적 처리 단계에서의 집적 전자 장치의 횡단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 배선 기판12A 내지 12D : 반도체 소자
14 : 절연 수지층112 : 전극 패드
412 : 다이 패드421 : 전극
본 발명의 제 1 실시예에 있어서, 다이 패드와 다수의 전극 패드들이 형성되는 배선 기판 상에 다층 구조로 적층된 적어도 2개의 반도체 소자들을 갖는 집적 전자 장치가 제공된다. 반도체 소자는 그 위에 형성된 다수의 전극들을 갖는다. 집적 전자 장치에 있어서, 제 1 단의 반도체 소자가 다이 패드 상에 배치된다. 제 2 단의 반도체 소자는 제 1 단 반도체 소자의 위에 배치되고, 제 1 및 제 2 단 반도체 소자들 사이에는 전기 절연 수지층을 둔다. 반도체 소자들의 전극들은 대응하는 전극 패드들과 와이어-본딩(wire-bonded)된다. 마지막으로, 적층된 반도체 소자들과 배선들의 전체 구조가 절연 밀봉 수지로 밀봉된다.
본 발명의 제 2 실시예에 있어서, 제 1 실시예의 집적 전자 장치의 전기 절연 수지층은 절연 물질이 충전재들(fillers)로서 혼합되는 절연 충전재들을 포함하는 열경화성 수지 시트 부재(thermosetting resin sheet member)로 형성될 수도 있다. 대안적으로, 절연 충전재들을 포함하는 열경화성 수지층은 시트형(sheet-like form) 또는 열경화성 수지 시트/막으로 형상화되는 열경화성 수지 부재를 이용하여 형성될 수도 있다.
본 발명의 제 3 실시예에 있어서, 제 2 실시예의 집적 전자 장치의 전기 절연 물질은 용융 실리카(fused silica) 또는 파괴 실리카(fractured silica)일 수도 있다. 또한, 제 2 실시예의 집적 전자 장치의 열경화성 수지 물질은 에폭시 수지일 수도 있다.
본 발명의 제 4 실시예에 있어서, 다이 패드와 다수의 전극 패드들이 형성되는 배선 기판 상에 다층 구조로 적층된 적어도 2개의 반도체 소자들을 갖는 집적 전자 장치의 집적 방법이 제공된다. 반도체 소자는 그 위에 형성된 다수의 전극들을 갖는다. 집적 방법에 있어서, 다음 단계들이 수행된다: (1) 배선 기판의 다이 패드 상에 제 1 반도체 소자를 다이-본딩하는 단계, (2) 배선 기판 상에 형성된 대응하는 전극 패드들 상에 제 1 반도체 소자의 전극들을 와이어-본딩하여 제 1 단 층을 완성하는 단계, (3) 제 1 반도체 소자를 절연 충전재들을 포함하는 시트로 커버하는 단계, (4) 절연 충전재들을 포함하는 시트 상에 제 2 반도체 소자를 다이-본딩하는 단계, (5) 배선 기판 상에 형성된 대응하는 전극 패드들 상에 제 2 반도체 소자의 전극들을 와이어-본딩하여 제 2 단 층을 완성하는 단계, (6) 단계 (3) 내지 단계 (5)를 필요한 횟수만큼 반복하는 단계, 및 (7) 적층된 반도체 소자들의 전체 구조를 절연 밀봉 수지로 밀봉하는 단계.
본 발명의 제 5 실시예에 있어서, 제 4 실시예의 집적 방법의 단계에 사용된 절연 충전재들을 포함하는 시트는 열경화성 절연 수지를 포함할 수도 있으며, 가열하여 용융될 수도 있다.
본 발명의 제 6 실시예에 있어서, 제 4 실시예의 집적 방법은 적층된 반도체 소자들의 와이어들을 구부리기 위한 와이어 처리 단계를 더 포함하여, 와이어들이 적층된 반도체 소자들의 외측 주변부를 따라 실질적으로 설비되도록 할 수도 있다. 와이어 처리 단계는 밀봉 단계가 수행되기 전에 실행될 수도 있다.
본 발명의 제 1 실시예에 따르면, 다수의 반도체 소자들은 어떠한 TAB 막 캐리어나 리드 프레임(lead frame)도 사용하지 않고 범용 배선 기판 상에 간단히 다층 구조로 적층될 수도 있다.
본 발명의 제 2 실시예에 따르면, 제 1 실시예의 특징들과 이점들에 부가하여, 반도체 소자들의 층들이 절연 충전재들을 포함하는 수지 시트를 사용하여 층들 사이에 실질적으로 동일한 두께의 얇은 갭을 갖도록 적층되기 때문에, 낮은 프로파일을 갖는 집적 전자 장치가 실현될 수도 있다. 또한, 처리 효율의 증가로 인해 저렴한 집적 전자 장치가 제공될 수도 있다.
본 발명의 제 3 실시예에 따르면, 제 2 실시예의 특징들과 이점들에 부가하여, 반도체 소자들의 층들간의 전기 절연 특성이 향상될 수도 있다.
본 발명에 따른 집적 전자 장치의 집적 방법의 제 4 실시예에 따르면, 다수의 반도체 소자들은, 어떠한 TAB 막 캐리어나 리드 프레임도 사용하지 않고 일반적으로 사용되는 본딩 기술을 사용하여 범용 배선 기판 상에 간단히 다층 구조로 적층될 수도 있다. 또한, 절연 충전재들을 포함하는 수지 시트가 한 층을 다른 층으로부터 전기적으로 절연시키기 위해 사용될 때 집적 처리 효율이 향상되기 때문에 집적 전자 장치의 두께가 감소될 수도 있다.
본 발명에 따른 집적 전자 장치의 집적 방법의 제 5 실시예에 따르면, 제 4 실시예의 특징들과 이점들에 부가하여, 비교적 저온의 가열로 전기 절연이 이루어질 수도 있기 때문에, 집적 처리 효율이 더 향상된다.
본 발명에 따른 집적 전자 장치의 집적 방법의 제 6 실시예에 따르면, 제 4 실시예의 특징들과 이점들에 부가하여, 집적 전자 장치는 더 작은 크기로 제조될 수도 있다.
본 발명의 다른 목적들, 특징들 및 이점들은 첨부 도면을 참조하여 본 발명의 바람직한 실시예들의 다음 상세한 설명으로부터 더 명백해질 것이다.
본 발명에 따른 집적 전자 장치 및 그 집적 방법은 도 1, 도 2a 및 도 2b를 참조하여 설명될 것이다.
도 1은 본 발명의 실시예의 집적 전자 장치를 도시하는 투시도이다. 도 2a 및 도 2b는 라인 B-B를 따라 취해진 도 1에 도시된 집적 전자 장치의 횡단면도이다. 도 2a는 전체도이고, 도 2b는 도 2a의 원형 부분의 확대도이다.
도 1에서, 본 실시예에 따른 집적 전자 장치는 참조번호 10으로 표시되어 있다. 집적 전자 장치(10)는 배선 기판(11), 2개 이상의 반도체 소자들(도면의 예에서는 4개의 반도체 소자들이 도시되어 있음), 및 절연 충전재들을 갖는 절연 수지층을 포함한다.
반도체 소자들(12) 각각의 액티브면(active side surface) 상에는 다수의 전극들(121)이 형성된다. 반도체 소자들(12)은 동일한 종류나 동일한 크기 어떤 것도 필요로 하지 않는다.
다양한 종래 기술들을 사용하여 배선 기판(11)의 설치면 상에는 미리 다이 패드(111)와 다수의 전극 패드들(112)이 형성되어 있다. 여기서, 다수의 전극 패드들(112)은 다이 패드(121) 주변에 배치되고, 반도체 소자들(12)은 배선 기판(11)의 설치면 상에 설치된다.
제 1 단(하단)의 반도체 소자(12A)는 배선 기판(11)의 다이 패드(111) 상에 접착된다. 제 2 단의 반도체 소자(12B)는 절연 수지층(14)을 통해 제 1 단 반도체 소자(12A) 상에 설치되어 접착된다. 즉, 제 1 단 반도체 소자(12A) 상에 배치된다. 제 2 단 반도체 소자(12B)는 제 1 단 반도체 소자(12A)와 동일한 종류이거나 또는 다른 종류일 수도 있다. 마찬가지로, 제 3 단의 반도체 소자(12C)와 제 4 단 반도체 소자(12D)는 절연 수지층(14)을 통해 각각 이전 단의 반도체 소자 상에 설치되어 접착된다.
접착된 반도체 소자들(12A, 12B, 12C, 12D) 각각에 대한 전극들(121)은 배선 기판(11) 상에 배치된 대응하는 전극 패드들(112)과 금 와이어들(gold wires)(13)을 이용하여 와이어-본딩된다.
상기 설명된 바와 같이 적층된 다수의 반도체 소자들(12)의 전체 구조는 절연 밀봉 수지(15)로 밀봉된다.
다음으로, 집적 전자 장치(10)의 집적 방법은 도 1, 도 2a 및 도2b를 참조하여 설명될 것이다.
먼저, 다이 본드 접착제를 다이 패드 상에 도포하여, 제 1 단(하단)의 반도체 소자(12A)가 배선 기판의 다이 패드 상에 다이-본딩된다.
다음으로, 반도체 소자(12A)의 전극들이 배선 기판(11)의 대응하는 전극 패드들(112)에 와이어-본딩된다. 예를 들어, 기록-가능 전극과 판독-가능 전극과 같은 전극들(121)이 금 와이어들(13)을 사용하여 대응하는 전극 패드들(112)에 와이어-본딩되고, 어드레스 전극, 데이터 전극, 전원 전극, 접지 전극 등은 전극 패드들(112)의 공통 전극에 와이어-본딩된다.
열경화성 절연 수지 시트와 같은 가열 절연 시트를 제 1 단 반도체 소자(12A) 상에 위치시키고, 또한 접착하기 위해 절연 시트를 압착함으로써 절연 수지층(14)이 형성된다. 다이 본드 접착제가 절연 수지층(14)의 표면 상에 도포되고, 제 2 단 반도체 소자(12B)가 그 위에 다이-본딩된다. 전극(121)에 와이어-본딩되는 금 와이어들(13)이 하향 압착되어, 접착시키기 위해 절연 시트가 가열되어 압착되고 제 2 단 반도체 소자(12B)가 다이-본딩될 때 금 와이어들(13)이 반도체 소자(12A)의 형상을 따르도록 구부러진다.
제 2 단 반도체 소자(12B)를 적층하는데 사용된 단계와 동일한 처리 단계가 반도체 소자들(12C, 12D 등)을 적층하기 위해 반복된다.
마지막으로, 적층된 반도체 소자들의 전체 구조는 포팅(potting) 또는 트랜스퍼 몰드(transfer mold) 처리를 이용하여 절연 밀봉 수지(15)로 밀봉된다.
상기 설명된 처리 단계들에 따라 도 1에 도시된 집적 전자 장치(10)가 완성된다.
집적 전자 장치(10)의 전체 두께는, 반도체 소자들이 적층될 때 그 두께를 감소시키기 위해 각 반도체 소자(12)의 배면(rear surface)(비-액티브면)을 연마함으로써 감소될 수도 있다.
절연 수지층(14)의 물질로서는, 용융 실리카 또는 파괴 실리카가 전기 절연 물질로 사용될 수도 있으며, 에폭시 수지가 열경화성 수지로 사용될 수도 있다. 충전재(14A)로서 용융 실리카 또는 파괴 실리카를 에폭시 수지와 균등하게 혼합하여 형성된 절연 충전재들을 포함하는 시트를 사용하는 것이 바람직하다. 절연 수지층(14)은, 반도체 소자(12)를 절연 충전재들을 포함하는 시트로 커버하고 150 내지 180℃ 온도 범위 내에서 이 시트를 가열하여 시트가 용융되고 경화되도록 함으로써 형성될 수도 있다. 이 처리 단계들에 따라 절연 수지층(14)이 형성된다.
본 발명의 상기 설명된 실시예들에 있어서, 배선 기판(41)의 외부 리드들(47)과 전극 패드들(411)을 위치시키기 위한 정밀한 정렬을 수행할 필요도 없고, 외부 리드들(47)을 본딩하기 위해 특별히 설계된 본딩 도구(49)를 사용할 필요도 없다.
본 발명의 상기 설명된 실시예들은 반도체 소자들만이 집적될 전자 장치들로서 사용되는 집적 전자 장치에 대해 설명되었다. 대안적으로, 저항 소자들 및/또는 커패시터 소자들과 같은 다른 종류의 전자 장치들이 본 발명에서 집적될 소자로서 포함될 수도 있다.
본 발명의 상기 설명된 실시예들에 따르면, 고가의 배선 기판들을 사용하지않고 반도체 소자들간에 전기 절연 층을 배치시킴으로써 반도체 소자들간의 간단하고 저렴한 전기 절연이 실현될 수도 있다. 또한, 본 발명의 상기 설명된 실시예들에 따르면, 또한 종래의 배선 본딩 기술을 이용하여 박막 집적 전자 장치를 실현하는 것과 같은 다른 특징들과 이점들이 제공될 수도 있다.
본 발명은 본 발명에 따른 실시예들을 참조하여 도시되고 설명되었지만. 본 발명의 기본적인 특징으로부터 벗어나지 않고 형태상 및 세부적인 다른 변경들이 이 기술분야에 숙련된 사람에 의해 이루어질 수 있음을 이해할 것이다.
본 발명에 따라, 고가의 배선 기판들을 사용하지 않고 반도체 소자들간에 전기 절연 층을 배치시킴으로써 반도체 소자들간의 간단하고 저렴한 전기 절연을 실현할 수 있다.

Claims (6)

  1. 다이 패드(die pad)와 다수의 전극 패드들이 형성되는 배선 기판 상에 다층 구조로 적층된 적어도 2개의 반도체 소자들을 갖는 집적 전자 장치로서, 다수의 전극들이 상기 반도체 소자 위에 형성되는 상기 집적 전자 장치에 있어서:
    제 1 단의 상기 반도체 소자는 상기 다이 패드 상에 배치되고,
    제 2 단의 상기 반도체 소자는 상기 제 1 단의 상기 반도체 소자 상에 배치되며, 상기 제 1 단과 상기 제 2 단의 상기 반도체 소자들 사이에는 전기 절연 수지층을 두고,
    상기 반도체 소자들의 상기 전극들은 대응하는 전극 패드들과 와이어-본딩(wire-bonded)되며,
    상기 적층 반도체 소자들과 상기 와이어들의 전체 구조는 절연 밀봉 수지(insulating seal resin)로 밀봉되는, 집적 전자 장치.
  2. 제 1 항에 있어서,
    상기 전기 절연 수지층은, 충전재(filler)로서 전기 절연 물질이 혼합되는 절연 충전재들을 포함하는 열경화성 수지 시트 부재를 사용하여 형성되는, 집적 전자 장치.
  3. 제 2 항에 있어서,
    상기 전기 절연 물질은 용융 실리카(fused silica) 또는 파괴 실리카(fractured silica)이며, 상기 열경화성 수지는 에폭시 수지인, 집적 전자 장치.
  4. 다이 패드와 다수의 전극 패드들이 형성되는 배선 기판 상에 다층 구조로 적층된 적어도 2개의 반도체 소자들을 갖는 집적 전자 장치로서, 다수의 전극들이 상기 반도체 소자 위에 형성되는 상기 집적 전자 장치의 집적 방법에 있어서,
    (1) 상기 배선 기판의 상기 다이 패드 상에 제 1 반도체 소자를 다이-본딩(die-bonding)하는 단계,
    (2) 상기 배선 기판 상에 형성된 대응하는 전극 패드들 상에 상기 제 1 반도체 소자의 전극들을 와이어-본딩하여, 제 1 단의 층을 완성하는 단계,
    (3) 상기 제 1 반도체 소자를 절연 충전재들을 포함하는 시트(sheet)로 커버하는 단계,
    (4) 절연 충전재들을 포함하는 상기 시트 상에 제 2 반도체 소자를 다이-본딩하는 단계,
    (5) 상기 배선 기판 상에 형성된 대응하는 전극 패드들 상에 상기 제 2 반도체 소자의 전극들을 와이어-본딩하여, 제 2 단의 층을 완성하는 단계,
    (6) 상기 단계 (3) 내지 단계 (5)를 필요한 횟수만큼 반복하는 단계, 및
    (7) 상기 적층된 반도체 소자들의 전체 구조를 절연 밀봉 수지로 밀봉하는 단계를 포함하는, 집적 전자 장치의 집적 방법.
  5. 제 4 항에 있어서,
    절연 충전재들을 포함하는 상기 시트는 열경화성 절연 수지를 포함하고, 가열에 의해 용융되는, 집적 전자 장치의 집적 방법.
  6. 제 4 항에 있어서,
    상기 적층된 반도체 소자들의 와이어들을 구부려서, 상기 밀봉 단계가 수행되기 전에 상기 와이어가 상기 적층된 반도체 소자들의 외측 주변부를 따라 실질적으로 설비되도록 하는 단계를 더 포함하는, 집적 전자 장치의 집적 방법.
KR1020010084863A 2000-12-27 2001-12-26 집적 전자 장치 및 집적 방법 KR20020053739A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2000-00398715 2000-12-27
JP2000398715A JP4501279B2 (ja) 2000-12-27 2000-12-27 集積型電子部品及びその集積方法

Publications (1)

Publication Number Publication Date
KR20020053739A true KR20020053739A (ko) 2002-07-05

Family

ID=18863620

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010084863A KR20020053739A (ko) 2000-12-27 2001-12-26 집적 전자 장치 및 집적 방법

Country Status (3)

Country Link
US (1) US20020109216A1 (ko)
JP (1) JP4501279B2 (ko)
KR (1) KR20020053739A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8722513B2 (en) 2010-12-21 2014-05-13 Korea Institute Of Machinery & Materials Semiconductor chip stack package and manufacturing method thereof

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401020B1 (ko) 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
JP4524561B2 (ja) * 2001-07-24 2010-08-18 セイコーエプソン株式会社 転写方法
US20030042615A1 (en) * 2001-08-30 2003-03-06 Tongbi Jiang Stacked microelectronic devices and methods of fabricating same
KR20030075860A (ko) * 2002-03-21 2003-09-26 삼성전자주식회사 반도체 칩 적층 구조 및 적층 방법
KR100472286B1 (ko) * 2002-09-13 2005-03-10 삼성전자주식회사 접착 테이프가 본딩와이어에 부착된 반도체 칩 패키지
DE10251527B4 (de) * 2002-11-04 2007-01-25 Infineon Technologies Ag Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls
WO2004070792A2 (en) * 2003-02-04 2004-08-19 Advanced Interconnect Technologies Limited Thin multiple semiconductor die package
JP3693057B2 (ja) * 2003-07-04 2005-09-07 セイコーエプソン株式会社 半導体装置の製造方法
US20070054797A1 (en) * 2003-08-09 2007-03-08 Thomas Ronald J Siliceous clay slurry
US7091148B2 (en) 2003-08-09 2006-08-15 H.C. Spinks Clay Company, Inc. Silicious clay slurry
US7105466B2 (en) 2003-08-09 2006-09-12 H.C. Spinks Clay Company, Inc. Siliceous clay slurry
DE10352946B4 (de) * 2003-11-11 2007-04-05 Infineon Technologies Ag Halbleiterbauteil mit Halbleiterchip und Umverdrahtungslage sowie Verfahren zur Herstellung desselben
KR100674907B1 (ko) 2003-11-26 2007-01-26 삼성전자주식회사 고신뢰성을 갖는 스택형 반도체 패키지
US7422930B2 (en) * 2004-03-02 2008-09-09 Infineon Technologies Ag Integrated circuit with re-route layer and stacked die assembly
JP4976284B2 (ja) * 2005-03-30 2012-07-18 新日鐵化学株式会社 半導体装置の製造方法及び半導体装置
JP2007035864A (ja) * 2005-07-26 2007-02-08 Toshiba Corp 半導体パッケージ
US7675180B1 (en) * 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
US7981702B2 (en) * 2006-03-08 2011-07-19 Stats Chippac Ltd. Integrated circuit package in package system
US8513542B2 (en) * 2006-03-08 2013-08-20 Stats Chippac Ltd. Integrated circuit leaded stacked package system
US7986043B2 (en) * 2006-03-08 2011-07-26 Stats Chippac Ltd. Integrated circuit package on package system
US7633144B1 (en) 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
US20080128879A1 (en) * 2006-12-01 2008-06-05 Hem Takiar Film-on-wire bond semiconductor device
US20080131998A1 (en) * 2006-12-01 2008-06-05 Hem Takiar Method of fabricating a film-on-wire bond semiconductor device
US7969023B2 (en) * 2007-07-16 2011-06-28 Stats Chippac Ltd. Integrated circuit package system with triple film spacer having embedded fillers and method of manufacture thereof
US8030098B1 (en) 2007-08-29 2011-10-04 Marvell International Ltd. Pre-formed conductive bumps on bonding pads
TWI415201B (zh) * 2007-11-30 2013-11-11 矽品精密工業股份有限公司 多晶片堆疊結構及其製法
KR20130090173A (ko) * 2012-02-03 2013-08-13 삼성전자주식회사 반도체 패키지
US9917041B1 (en) * 2016-10-28 2018-03-13 Intel Corporation 3D chip assemblies using stacked leadframes

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2707979B2 (ja) * 1994-09-16 1998-02-04 日本電気株式会社 ハイブリッドｉｃ及びその製造方法
JPH08279591A (ja) * 1995-04-07 1996-10-22 Nec Corp 半導体装置とその製造方法
JPH08288455A (ja) * 1995-04-11 1996-11-01 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP3853979B2 (ja) * 1998-06-16 2006-12-06 日東電工株式会社 半導体装置の製法
JP3643706B2 (ja) * 1998-07-31 2005-04-27 三洋電機株式会社 半導体装置
JP2000091355A (ja) * 1998-09-10 2000-03-31 Sanyo Electric Co Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8722513B2 (en) 2010-12-21 2014-05-13 Korea Institute Of Machinery & Materials Semiconductor chip stack package and manufacturing method thereof

Also Published As

Publication number Publication date
US20020109216A1 (en) 2002-08-15
JP2002203939A (ja) 2002-07-19
JP4501279B2 (ja) 2010-07-14

Similar Documents

Publication Publication Date Title
KR20020053739A (ko) 집적 전자 장치 및 집적 방법
US8525314B2 (en) Stacked packaging improvements
US4974057A (en) Semiconductor device package with circuit board and resin
US6528353B2 (en) Chip stack-type semiconductor package and method for fabricating the same
JP3499202B2 (ja) 半導体装置の製造方法
KR100282285B1 (ko) 적층된 다중칩 모듈 및 그의 제조방법
US4396936A (en) Integrated circuit chip package with improved cooling means
EP0179577B1 (en) Method for making a semiconductor device having conductor pins
JP3238004B2 (ja) 半導体装置の製造方法
JPH0448767A (ja) 樹脂封止型半導体装置
JP3494901B2 (ja) 半導体集積回路装置
JPH08288455A (ja) 半導体装置およびその製造方法
CN100380653C (zh) 半导体器件及其制造方法
US6198164B1 (en) Ultra high density integrated circuit semiconductor package and method for fabricating the same
US6903464B2 (en) Semiconductor die package
CN114649271A (zh) 半导体封装件及形成半导体封装件的方法
JPH05121644A (ja) 電子回路デバイス
JPH0384958A (ja) マルチチップパッケージの製造方法
KR100207902B1 (ko) 리드 프레임을 이용한 멀티 칩 패키지
KR20020085102A (ko) 칩 적층형 반도체 패키지
KR20070080324A (ko) 접착력이 있는 폴리이미드층을 이용한 반도체 칩의 접착 및적층 방법
JP2004335970A (ja) 複合電子部品
JPH06216492A (ja) 電子装置
CN111081563A (zh) 一种多层膜rf射频器件及其制造方法
CN113299564A (zh) 一种板级扇出柔性封装基板的封装结构及其制备方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid