JP2002203939A - 集積型電子部品及びその集積方法 - Google Patents

集積型電子部品及びその集積方法

Info

Publication number
JP2002203939A
JP2002203939A JP2000398715A JP2000398715A JP2002203939A JP 2002203939 A JP2002203939 A JP 2002203939A JP 2000398715 A JP2000398715 A JP 2000398715A JP 2000398715 A JP2000398715 A JP 2000398715A JP 2002203939 A JP2002203939 A JP 2002203939A
Authority
JP
Japan
Prior art keywords
integrated electronic
electronic component
semiconductor element
insulating
semiconductor elements
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000398715A
Other languages
English (en)
Other versions
JP4501279B2 (ja
Inventor
Yuko Matsuzaki
優子 松崎
Hiroyuki Fukazawa
博之 深澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2000398715A priority Critical patent/JP4501279B2/ja
Priority to KR1020010084863A priority patent/KR20020053739A/ko
Priority to US10/034,944 priority patent/US20020109216A1/en
Publication of JP2002203939A publication Critical patent/JP2002203939A/ja
Application granted granted Critical
Publication of JP4501279B2 publication Critical patent/JP4501279B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06579—TAB carriers; beam leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 アウターリードと配線基板の電極パッドと複
雑な位置合わせの工程や特殊なボンディングツールを必
要とせず、複数の半導体素子の積層が可能な３次元集積
型電子部品及びその積層方法を得ること。 【解決手段】 本発明の一実施形態の集積型電子部品１
０は、配線基板１１に半導体素子１２をダイボンドし、
その後、ワイヤーボンドして１段目（最下段目）を形成
し、その上に球状フィラー入りシート１５を貼りつけ、
その上に２段目の半導体素子１２をダイボンドして、そ
の半導体素子１２にワイヤーボンドして形成し、この工
程を必要回数繰り返すことにより形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
積層方法に関し、特に半導体素子が多層にわたって積層
された集積型電子部品及びその集積方法に関するもので
ある。
【０００２】
【従来の技術】先ず、図３乃至図７を参照しながら、従
来技術の半導体素子を含む集積型電子部品及びその集積
方法を説明する。
【０００３】図３は従来の集積型電子部品の断面側面
図、図４はＴＡＢ用フィルムキャリヤに搭載された状態
の半導体素子を示していて、同図Ａはその平面図、同図
Ｂは同図ＡのＢ―Ｂ線上における断面側面図、図５は図
４に示した構造の半導体素子を複数個積層した状態の、
図３に示した従来技術の集積型電子部品の一集積工程に
おける断面側面図、そして図６は図５に示した集積工程
に続く集積工程における集積された複数個の半導体素子
の断面側面図である。
【０００４】図３において、符号４０は全体として従来
技術の集積型電子部品を指す。この集積型電子部品４０
は一枚の配線基板４１と複数個の半導体素子４２、図示
の例では４個の半導体素子４２Ａ、４２Ｂ、４２Ｃ、４
２Ｄとから構成されている。
【０００５】配線基板４１の実装面には、電極パッド４
１１とこれの周辺部を取り囲むように複数のダイパッド
４１２と形成されている。また、各半導体素子４２は所
謂ベアチップと称されているもので、その表面の周辺部
に複数の電極４２１が形成されている。
【０００６】そして、この集積型電子部品４０は、第１
段目（最下段）の半導体素子４２Ａが配線基板４１のダ
イパッド４１２上にダイボンドされており、その第１段
目の半導体素子４２Ａの上方に第２段目の半導体素子４
２Ｂが所定の間隔を開けて積層され、以下、同様に第３
段目、第４段目・・・の半導体素子４２Ｃ、４２Ｄが集
積されており、各半導体素子４２Ａ、４２Ｂ、４２Ｃ、
４２Ｄのそれぞれの電極４２１に一端が接続されている
ＴＡＢリード４３Ａ、４３Ｂ、４３Ｃ、４３Ｄの他端が
配線基板４１の所定の電極パッド４１１に接続されてお
り、このように積層或いは集積（以下、総称して「集
積」という用語を用いて記す）された状態の半導体素子
４２Ａ、４２Ｂ、４２Ｃ、４２Ｄ全体を絶縁封止樹脂４
４で封止されたものである。
【０００７】次に、図４乃至図６を用いて、この集積型
電子部品４０の集積方法を説明する。
【０００８】先ず、図４に示したように、転写バンプ法
により、複数の半導体素子４２にＴＡＢ用フィルムキャ
リア４５のインナーリード４６を接続する。
【０００９】その後、複数の半導体素子４２のそれぞれ
の非コモン端子（例えば、ライトエネイブル端子やリー
ドエネイブル端子）のＴＡＢ用フィルムキャリア４５の
アウターリード４７を切断する。
【００１０】次に、図５に示したように、ＴＡＢ用フィ
ルムキャリア４５に実装された第１段目の半導体素子４
２Ａを複数本の位置決めピン４８を用いて配線基板４１
のダイパッド４１２上にダイボンドし、次に、この半導
体素子４２Ａの上方に同様に、順次、第２段目、第３段
目、第４段目・・・の半導体素子４２Ｂ、４２Ｃ、４２
Ｄ・・・を複数個、所定の間隔を開けた状態で積層（重
畳）し、そして配線基板４１上のそれぞれの電極パッド
４１１と各半導体素子４２のＴＡＢフィルムキャリア４
５のアウターリード４７とを位置合わせして接続し、積
層する。
【００１１】その後、図６に示したように、ボンディン
グツール４９によりアウターリード４７と配線基板４１
の電極パッド４１１とを一括して加圧、加熱し、ボンデ
ィングする。
【００１２】そして、最後にアウターリード４７の外側
のテープ部分を除去し、絶繰封止樹脂４４により全体を
封止することにより、図３に示した集積型電子部品４０
が完成する。
【００１３】
【発明が解決しようとする課題】ところが、前記のよう
な構成の集積型電子部品４０では、複数本の位置決めピ
ン４８を用いて、各アウターリード４７と配線基板４１
の各電極パッド４１１とを正確に位置合わせしなければ
ならず、またアウターリード４７を電極パッド４１１に
ボンディングする場合にも、特殊なボンデイングツール
４９を使用しなければならないといった課題がある。
【００１４】従って、本発明はこのような課題を解決し
ようとするものであって、各アウターリードと配線基板
の各電極パッドとの複雑な位置合わせの工程や治具を必
要とせず、また、各半導体素子の電極と配線基板の各電
極パッドとを接続する場合に特殊なボンディングツール
を必要とせず、複数の半導体素子を薄型で積層すること
ができる集積型電子部品及びその集積方法を得ることを
目的とするものである。
【００１５】
【課題を解決するための手段】それ故、請求項１に記載
の発明の集積型電子部品では、複数の電極が形成されて
いる少なくとも２個の半導体素子が、ダイパッドと複数
の電極パッドが形成された配線基板上に積層されている
集積型電子部品において、前記配線基板の前記ダイパッ
ドに第１段目の半導体素子が固定されており、その第１
段目の半導体素子の上に電気絶縁性樹脂層を介して第２
段目の半導体素子が積層、固定されており、そして各半
導体素子の各電極が所定の前記電極パッドにワイヤボン
ドされ、前記積層された全ての半導体素子と前記ワイヤ
が絶縁封止樹脂で封止されていることを特徴とする。
【００１６】そして、請求項２に記載の発明の集積型電
子部品では、請求項１に記載の集積型電子部品における
前記電気絶縁性樹脂層が、電気絶縁材がフィラーとして
混入されている熱硬化性樹脂製の絶縁フィラー入り樹脂
シートを用いて形成されていることを特徴とする。
【００１７】また、請求項３に記載の発明の集積型電子
部品では、請求項２に記載の集積型電子部品における前
記電気絶縁材が溶融シリカ或いは破砕シリカであり、前
記熱硬化性樹脂がエポキシ樹脂であることを特徴とす
る。
【００１８】そしてまた、請求項４に記載の発明の集積
型電子部品の集積方法では、少なくとも２個の半導体素
子を、ダイパッドと複数の電極パッドが形成された配線
基板上に集積するに当たり、その配線基板のダイパッド
上に半導体素子をダイボンドし、その後、その半導体素
子の電極を前記配線基板の所定の電極パッドにワイヤー
ボンドして第１段目の層を形成し、その半導体素子上を
絶縁フィラー入りシートで被覆し、その上に第２の半導
体素子をダイボンドして、その半導体素子の電極を前記
配線基板の電極パッドにワイヤーボンドして第２段目の
層を形成し、この工程を必要回数繰り返し、前記全ての
半導体素子を絶縁封止樹脂で封止すことにより形成し
て、前記課題を解決している。
【００１９】更にまた、請求項５に記載の発明の集積型
電子部品の集積方法では、請求項４に記載の集積型電子
部品の集積方法における前記絶縁フィラー入りシートが
熱硬化性絶縁樹脂からなり、加熱により溶融されること
を特徴とする。
【００２０】そして更にまた、請求項６に記載の発明の
集積型電子部品の集積方法では、請求項５に記載の集積
型電子部品の集積方法における前記絶縁封止樹脂による
封止工程前に、前記積層された各半導体素子のワイヤー
を前記積層された全半導体素子の外周部に沿うように押
し潰すワイヤー処理工程を備えていることを特徴とす
る。
【００２１】従って、請求項１に記載の発明によれば、
ＴＡＢ用フィルムキャリヤやリードフレームを必要とせ
ず、一般的な配線基板上に複数個の半導体素子を極めて
簡潔な構造で積層することができる。
【００２２】そして、請求項２に記載の発明によれば、
請求項１に記載の発明の作用に加えて、絶縁フィラー入
り樹脂シートを用いることにより、各層をほぼ同一の狭
い間隔を保持して積層でき、そのため集積型電子部品を
薄型に形成でき、また、作業性が向上するので、それだ
けより安価な集積型電子部品が得られる。
【００２３】また、請求項３に記載の発明によれば、請
求項２に記載の発明の作用に加えて、各層の半導体素子
間の電気絶縁特性が向上する。
【００２４】そしてまた、請求項４に記載の発明の集積
型電子部品の集積方法によれば、ＴＡＢ用フィルムキャ
リヤやリードフレームを必要とせず、一般的なボンデイ
ング技術で一般的な配線基板上に複数個の半導体素子を
簡潔な構造で積層でき、しかも各層間の電気絶縁を絶縁
フィラー入り樹脂シートを用いて行えるので、集積の作
業性が向上し、厚みを薄くすることができる。
【００２５】更にまた、請求項５に記載の発明の集積型
電子部品の集積方法によれば、請求項４に記載の集積型
電子部品の集積方法の作用効果に加えて、比較的低温の
加熱を加えるだけで電気絶縁でき、より一層操業効率が
向上する。
【００２６】そして更にまた、請求項６に記載の発明に
よれば、請求項５に記載の集積型電子部品の集積方法の
作用効果に加えて、集積型電子部品をより一層コンパク
トに形成することができる。
【００２７】
【発明の実施の形態】以下、図を用いて、本発明の集積
型電子部品及びその積層方法を説明する。
【００２８】図１は本発明の一実施形態の３次元集積型
電子部品の斜視図、図２は図１に示した集積型電子部品
のＢ―Ｂ線上における断面側面図を示していて、同図Ａ
はその全体図、同図Ｂは同図Ａの丸印で示した部分の拡
大図である。
【００２９】図１において、符号１０は全体として、本
発明の一実施形態の集積型電子部品を指す。この集積型
電子部品１０は、主として配線基板１１と、少なくとも
２個以上の半導体素子１２（図示の例では４個）と、絶
縁フィラー入りの絶縁樹脂層１４から構成されている。
【００３０】それぞれの半導体素子１２はアクティブ面
に複数の電極１２１が形成されていて、それらは必ずし
も同一種類のものでなくてもよく、また、大きさも必ず
しも同一のものでなくてもよい。
【００３１】配線基板１１の半導体素子１２の搭載面に
は、予め、ダイパッド１１１とこのダイパッド１１１の
周辺部に複数の電極パッド１１２などが既存の技術で形
成されている。
【００３２】配線基板１１のダイパッド１１１には第１
段目（最下段）の半導体素子１２Ａが固定されている。
この固定された第１段目の半導体素子１２Ａの同一の、
或いは異なる種類の半導体素子を第２段目の半導体素子
１２Ｂとして、第１段目の半導体素子１２Ａの上に絶縁
樹脂層１４を介して載置、固定されており、そして第３
段目、第４段目・・の半導体素子１２Ｃ、１２Ｄも同様
に絶縁樹脂層１４を介して載置、固定された構造で構成
されている。
【００３３】それぞれ固定された半導体素子１２Ａ、１
２Ｂ、１２Ｃ、１２Ｄには、その都度、それぞれの電極
１２１と配線基板１１上の所定の電極パッド１１２とを
金線１３を用いてワイヤボンドされている。
【００３４】このように集積された複数個の半導体素子
１２は全体が絶縁封止樹脂１５を用いて封止されてい
る。
【００３５】次に、図１及び図２を用いて、前記のよう
な構造で溝成された本発明の集積型電子部品１０の集積
方法を説明する。
【００３６】先ず、ダイパッド１１１にダイボンド剤を
塗布し、第１段目（最下段）の半導体素子１２Ａをダイ
ボンドする。
【００３７】次に、各半導体素子１２のそれぞれの、例
えば、ライトエネイブル電極やリードエネイブル電極の
電極１２１を金線１３を用いて配線基板１１上の所定の
電極パッド１１２に、そしてアドレス電極、データ電
極、電源電極、グランド電極などは配線基板１１のコモ
ン電極である電極パッド１１２にワイヤーボンディング
する。
【００３８】次に、その第１段目の半導体素子１２Ａの
上に絶縁シート、例えば、熱硬化性絶縁樹脂からなる絶
縁シートを加熱して載せ、圧着し、絶縁樹脂層１４を形
成し、その表面上にまたダイボンド剤を塗布し、第２段
目の半導体素子１２Ｂをダイボンドする。前記絶縁シー
トを加熱して圧着し、そして第２段目の半導体素子１２
Ｂをダイボンドする時に、電極１２１にワイヤーボンデ
イングされた金線１３は半導体素子１２Ａに沿って上か
ら押し潰される。
【００３９】以後、第２段目の半導体素子１２Ｂの積層
と同一の工程を繰り返して第３段目以降の半導体素子１
２Ｃ、１２Ｄ・・・の積層を繰り返し行う。
【００４０】最後に、絶縁封止樹脂１５を用いて、ポッ
ティングまたはトランスファーモールドにて全体の封止
を行なう。
【００４１】以上の工程を経て、図１に示した集積型電
子部品１０が完成する。
【００４２】積層するに当たって、それぞれの半導体素
子１２の裏面（非アクティブ面）を研削して厚みを薄く
することで、集積型電子部品１０の全体の厚みを薄くす
ることができる。
【００４３】絶縁樹脂層１４に用いる材料としては、電
気絶縁材として溶融シリカ、或いは破砕シリカを用い、
熱硬化性樹脂としてエポキシ樹脂を用い、溶融シリカ、
或いは破砕シリカをフィラー１４Ａとしてエポキシ樹脂
に一様に混入させて形成した絶縁フィラー入りシートを
用いるとよい。そして、積層した各半導体素子１２をこ
の絶縁フィラー入りシートで覆い、１５０°Ｃ〜１８０
°Ｃの範囲で加熱、溶融した後、硬化させる。このよな
処理を行うことで、前記の絶縁樹脂層１４を形成するこ
とができる。
【００４４】従って、本発明によれば、従来技術の集積
型電子部品のように、アウターリード４７と配線基板４
１の電極パッド４１１とを正確に位置合わせする必要が
なく、また、アウターリード４７のボンデイングにも特
殊なボンデイングツール４９を使用する必要がない。
【００４５】前記の実施形態の集積型電子部品では、集
積する電子部品として半導体素子のみを採り上げて説明
したが、抵抗素子や容量素子を組み込んだ構造で構成し
てもよいことを付言しておく。
【００４６】
【発明の効果】以上説明したように、本発明の集積型電
子部品は、高コストの配線基板を必要とせず、絶縁樹脂
層を半導体素子と半導体素子との間に介在させることに
より、簡単に、かつ安価に半導体素子間の電気的絶縁が
でき、しかも、従来のワイヤーボンデイング技術を使っ
て厚みの薄い集積型電子部品を得ることができるなど、
数々の優れた効果が得られる。
【図面の簡単な説明】
【図１】 本発明の一実施形態の３次元集積型電子部品
の斜視図である。
【図２】 図１に示した集積型電子部品のＢ―Ｂ線上に
おける断面側面図を示していて、同図Ａはその全体図、
同図Ｂは同図Ａの丸印で示した部分の拡大図である。
【図３】 従来の３次元集積型電子部品の構造を示す断
面側面図である。
【図４】 ＴＡＢ用フィルムキャリヤに搭載された状態
の半導体素子を示していて、同図Ａはその平面図、同図
Ｂは同図ＡのＢ―Ｂ線上における断面側面図である。
【図５】 図４に示した構造の半導体素子を複数個積層
した状態の、図３に示した従来技術の集積型電子部品の
積層工程の一過程における断面側面図である。
【図６】 図５に示した積層工程に続く積層工程を説明
するための次の過程における集積型電子部品の断面側面
図である。
【符号の説明】
１０…本発明のー実施形態の集積型電子部品、１１…配
線基板、１１１…配線基板１１上のダイパッド、１１２
…配線基板１１上の電極パッド、１２Ａ…第１段目（最
下段）の半導体素子、１２Ｂ…第２段目の半導体素子、
１２Ｃ…第３段目の半導体素子、１２Ｄ…第４段目の半
導体素子、１２１…各半導体素子１２の電極、１３…金
線、１４…絶縁樹脂層、１５…絶縁封止樹脂

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 複数の電極が形成されている少なくとも
    ２個の半導体素子が、ダイパッドと複数の電極パッドが
    形成された配線基板上に積層されている集積型電子部品
    において、 前記配線基板の前記ダイパッドに第１段目の半導体素子
    が固定されており、該第１段目の半導体素子の上に電気
    絶縁性樹脂層を介して第２段目の半導体素子が積層、固
    定されており、そして各半導体素子の各電極が所定の前
    記電極パッドにワイヤボンドされ、前記積層された全て
    の半導体素子と前記ワイヤが絶縁封止樹脂で封止されて
    いることを特徴とする集積型電子部品。
  2. 【請求項２】 前記電気絶縁性樹脂層は電気絶縁材がフ
    ィラーとして混入されている熱硬化性樹脂製の絶縁フィ
    ラー入り樹脂シートを用いて形成されていることを特徴
    とする請求項１に記載の集積型電子部品。
  3. 【請求項３】 前記電気絶縁材が溶融シリカ或いは破砕
    シリカであり、前記熱硬化性樹脂がエポキシ樹脂である
    ことを特徴とする請求項２に記載の集積型電子部品。
  4. 【請求項４】 少なくとも２個の半導体素子を、ダイパ
    ッドと複数の電極パッドが形成された配線基板上に集積
    するに当たり、該配線基板のダイパッド上に半導体素子
    をダイボンドし、その後、該半導体素子の電極を前記配
    線基板の所定の電極パッドにワイヤーボンドして第１段
    目の層を形成し、その半導体素子上を絶縁フィラー入り
    シートで被覆し、その上に第２の半導体素子をダイボン
    ドして、その半導体素子の電極を前記配線基板の電極パ
    ッドにワイヤーボンドして第２段目の層を形成し、この
    工程を必要回数繰り返し、前記全ての半導体素子を絶縁
    封止樹脂で封止すことにより形成されていることを特徴
    とする集積型電子部品の集積方法。
  5. 【請求項５】 前記絶縁フィラー入りシートが熱硬化性
    絶縁樹脂からなり、加熱により溶融されることを特徴と
    する請求項４に記載の集積型電子部品の集積方法。
  6. 【請求項６】 前記絶縁封止樹脂による封止工程前に、
    前記積層された各半導体素子のワイヤーを前記積層され
    た全半導体素子の外周部に沿うように押し潰すワイヤー
    処理工程を備えていることを特徴とする請求項４に記載
    の集積型電子部品の集積方法。
JP2000398715A 2000-12-27 2000-12-27 集積型電子部品及びその集積方法 Expired - Fee Related JP4501279B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2000398715A JP4501279B2 (ja) 2000-12-27 2000-12-27 集積型電子部品及びその集積方法
KR1020010084863A KR20020053739A (ko) 2000-12-27 2001-12-26 집적 전자 장치 및 집적 방법
US10/034,944 US20020109216A1 (en) 2000-12-27 2001-12-27 Integrated electronic device and integration method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000398715A JP4501279B2 (ja) 2000-12-27 2000-12-27 集積型電子部品及びその集積方法

Publications (2)

Publication Number Publication Date
JP2002203939A true JP2002203939A (ja) 2002-07-19
JP4501279B2 JP4501279B2 (ja) 2010-07-14

Family

ID=18863620

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000398715A Expired - Fee Related JP4501279B2 (ja) 2000-12-27 2000-12-27 集積型電子部品及びその集積方法

Country Status (3)

Country Link
US (1) US20020109216A1 (ja)
JP (1) JP4501279B2 (ja)
KR (1) KR20020053739A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026639A (ja) * 2003-07-04 2005-01-27 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JPWO2006109506A1 (ja) * 2005-03-30 2008-10-23 新日鐵化学株式会社 半導体装置の製造方法及び半導体装置

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401020B1 (ko) 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
WO2003010825A1 (en) * 2001-07-24 2003-02-06 Seiko Epson Corporation Transfer method, method of manufacturing thin film element, method of manufacturing integrated circuit, circuit substrate and method of manufacturing the circuit substrate, electro-optic device and method of manufacturing the electro-optic device, and ic card and electronic equipmen
US20030042615A1 (en) * 2001-08-30 2003-03-06 Tongbi Jiang Stacked microelectronic devices and methods of fabricating same
KR20030075860A (ko) * 2002-03-21 2003-09-26 삼성전자주식회사 반도체 칩 적층 구조 및 적층 방법
KR100472286B1 (ko) * 2002-09-13 2005-03-10 삼성전자주식회사 접착 테이프가 본딩와이어에 부착된 반도체 칩 패키지
DE10251527B4 (de) * 2002-11-04 2007-01-25 Infineon Technologies Ag Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls
KR20050100656A (ko) * 2003-02-04 2005-10-19 어드밴스드 인터커넥트 테크놀로지스 리미티드 박막 다중 반도체 다이 패키지
US20070054797A1 (en) * 2003-08-09 2007-03-08 Thomas Ronald J Siliceous clay slurry
US7091148B2 (en) 2003-08-09 2006-08-15 H.C. Spinks Clay Company, Inc. Silicious clay slurry
US7105466B2 (en) 2003-08-09 2006-09-12 H.C. Spinks Clay Company, Inc. Siliceous clay slurry
DE10352946B4 (de) * 2003-11-11 2007-04-05 Infineon Technologies Ag Halbleiterbauteil mit Halbleiterchip und Umverdrahtungslage sowie Verfahren zur Herstellung desselben
KR100674907B1 (ko) 2003-11-26 2007-01-26 삼성전자주식회사 고신뢰성을 갖는 스택형 반도체 패키지
US7422930B2 (en) * 2004-03-02 2008-09-09 Infineon Technologies Ag Integrated circuit with re-route layer and stacked die assembly
JP2007035864A (ja) * 2005-07-26 2007-02-08 Toshiba Corp 半導体パッケージ
US7675180B1 (en) * 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
US7986043B2 (en) * 2006-03-08 2011-07-26 Stats Chippac Ltd. Integrated circuit package on package system
US8513542B2 (en) * 2006-03-08 2013-08-20 Stats Chippac Ltd. Integrated circuit leaded stacked package system
US7981702B2 (en) 2006-03-08 2011-07-19 Stats Chippac Ltd. Integrated circuit package in package system
US7633144B1 (en) 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
US20080131998A1 (en) * 2006-12-01 2008-06-05 Hem Takiar Method of fabricating a film-on-wire bond semiconductor device
US20080128879A1 (en) * 2006-12-01 2008-06-05 Hem Takiar Film-on-wire bond semiconductor device
US7969023B2 (en) * 2007-07-16 2011-06-28 Stats Chippac Ltd. Integrated circuit package system with triple film spacer having embedded fillers and method of manufacture thereof
US8030098B1 (en) 2007-08-29 2011-10-04 Marvell International Ltd. Pre-formed conductive bumps on bonding pads
TWI415201B (zh) * 2007-11-30 2013-11-11 矽品精密工業股份有限公司 多晶片堆疊結構及其製法
KR101036441B1 (ko) 2010-12-21 2011-05-25 한국기계연구원 반도체 칩 적층 패키지 및 그 제조 방법
KR20130090173A (ko) * 2012-02-03 2013-08-13 삼성전자주식회사 반도체 패키지
US9917041B1 (en) * 2016-10-28 2018-03-13 Intel Corporation 3D chip assemblies using stacked leadframes

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0888316A (ja) * 1994-09-16 1996-04-02 Nec Corp ハイブリッドｉｃ及びその製造方法
JPH08279591A (ja) * 1995-04-07 1996-10-22 Nec Corp 半導体装置とその製造方法
JPH08288455A (ja) * 1995-04-11 1996-11-01 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2000003922A (ja) * 1998-06-16 2000-01-07 Nitto Denko Corp 半導体装置の製法
JP2000058743A (ja) * 1998-07-31 2000-02-25 Sanyo Electric Co Ltd 半導体装置
JP2000091355A (ja) * 1998-09-10 2000-03-31 Sanyo Electric Co Ltd 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0888316A (ja) * 1994-09-16 1996-04-02 Nec Corp ハイブリッドｉｃ及びその製造方法
JPH08279591A (ja) * 1995-04-07 1996-10-22 Nec Corp 半導体装置とその製造方法
JPH08288455A (ja) * 1995-04-11 1996-11-01 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2000003922A (ja) * 1998-06-16 2000-01-07 Nitto Denko Corp 半導体装置の製法
JP2000058743A (ja) * 1998-07-31 2000-02-25 Sanyo Electric Co Ltd 半導体装置
JP2000091355A (ja) * 1998-09-10 2000-03-31 Sanyo Electric Co Ltd 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026639A (ja) * 2003-07-04 2005-01-27 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US7410827B2 (en) 2003-07-04 2008-08-12 Seiko Epson Corporation Semiconductor device and method of fabricating the same, circuit board, and electronic instrument
JPWO2006109506A1 (ja) * 2005-03-30 2008-10-23 新日鐵化学株式会社 半導体装置の製造方法及び半導体装置
JP4976284B2 (ja) * 2005-03-30 2012-07-18 新日鐵化学株式会社 半導体装置の製造方法及び半導体装置

Also Published As

Publication number Publication date
JP4501279B2 (ja) 2010-07-14
US20020109216A1 (en) 2002-08-15
KR20020053739A (ko) 2002-07-05

Similar Documents

Publication Publication Date Title
JP4501279B2 (ja) 集積型電子部品及びその集積方法
KR101215283B1 (ko) 적어도 부분적인 패키징을 갖는 디바이스
US6482674B1 (en) Semiconductor package having metal foil die mounting plate
US6452278B1 (en) Low profile package for plural semiconductor dies
JP2819284B2 (ja) 半導体パッケージ用基板およびその製造方法と その基板を利用した積層型半導体パッケージ
JP2013153173A (ja) 積層パッケージングの改良
KR20010068290A (ko) 적층형 패키지 및 그 제조 방법
JPH1022447A (ja) 樹脂封止型半導体装置及びその製造方法
JPH0831560B2 (ja) 回路パツケージ・アセンブリ
JPH0528503B2 (ja)
JPH0448767A (ja) 樹脂封止型半導体装置
JP2009506539A (ja) マイクロ電子デバイスおよびマイクロ電子支持デバイスならびに関連するアセンブリおよび方法
JP3494901B2 (ja) 半導体集積回路装置
JPH06244360A (ja) 半導体装置
JPH08288455A (ja) 半導体装置およびその製造方法
KR20010041593A (ko) 다수의 반도체 칩을 포함하는 반도체 소자
JP2779620B2 (ja) 半導体装置の保持器および集積回路をプラスチック・パッケージの内部に収納する方法
JP3602888B2 (ja) 半導体装置
JP3251323B2 (ja) 電子回路デバイス
JPWO2007057954A1 (ja) 半導体装置及びその製造方法
JP4034468B2 (ja) 半導体装置の製造方法
US7253506B2 (en) Micro lead frame package
JPH1022435A (ja) 半導体装置及びその製造方法
JP2003124262A5 (ja)
JP2000299423A (ja) リードフレームおよびそれを用いた半導体装置ならびにその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090312

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090318

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090518

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091216

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20100114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100215

TRDD Decision of grant or rejection written
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20100326

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100330

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100412

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130430

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140430

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees