JP3602888B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3602888B2 JP3602888B2 JP14667295A JP14667295A JP3602888B2 JP 3602888 B2 JP3602888 B2 JP 3602888B2 JP 14667295 A JP14667295 A JP 14667295A JP 14667295 A JP14667295 A JP 14667295A JP 3602888 B2 JP3602888 B2 JP 3602888B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- semiconductor device
- semiconductor
- insulating film
- semiconductor chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、複数個の半導体チップを積み重ねて複合機能を保有させた半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置に複合機能を持たせる設計手法として、１チップ化設計手法と、マルチチップ化設計手法とが知られている。
【０００３】
１チップ化設計手法によれば、例えばＰＲＯＭ搭載マイコンやＢｉＣＭＯＳ型半導体装置において、１枚のシリコン基板の主面上に、発振、分周、昇降圧、分圧、平滑、整形、制御、演算、記憶等からなる種々の電子回路ブロックを組み合わせて配置することで、目的とする複合機能が得られる。ただし、このようにして得られた単一半導体チップの面積は次第に大きくなっている。
【０００４】
１チップ化設計手法に基づく半導体装置の製造方法の概要を説明すると、ウェハーからダイシングにより切り出した半導体チップを銀ペーストでリードフレームのダイパッドへ接合し、金属細線により半導体チップの主面上の電極端子とリードフレームのインナーリードとを接続し、そして封止樹脂による成形を施して樹脂封止型の半導体装置が完成する。
【０００５】
マルチチップ化設計手法によれば、各々単独機能を備えた複数個の半導体チップを組み合わせることで、目的とする複合機能が得られる。
【０００６】
図１１（ａ）は複数個の半導体チップを備えた従来の半導体装置の構成を示す分解斜視図、図１１（ｂ）はその断面図である。図１１（ａ）及び（ｂ）の半導体装置は、各々主面上に電極端子５を有する２個の半導体チップ１と、主面上に電極端子５を有する配線基板６と、インナーリード７、アウターリード１１及びダイパッド９を有するリードフレームと、金属細線８と、それらを封止込んで所定のパッケージ４の外形に成形するための封止樹脂１０とを備えている。２個の半導体チップ１の各々の主面上には、電極端子５に加えて、単独機能を実現するための回路、電源回路及び入出力回路が配置されており、各半導体チップ１は小面積で特定の単独機能を有するものである。配線基板６の主面上には絶縁膜で覆われた配線が施されており、該絶縁膜上の所定の位置に２個の半導体チップ１が二次元的に配置されかつ接着剤で接合されている。そして、２個の半導体チップ１の電極端子５の間、各半導体チップ１の電極端子５と配線基板６の電極端子５との間、各半導体チップ１の電極端子５とリードフレームのインナーリード７の先端近傍の上面との間は、それぞれ金属細線８で接続されている。
【０００７】
図１１（ａ）及び（ｂ）の半導体装置の製造方法を詳細に説明すると、まず、絶縁膜で覆われた配線と電極端子５とを備えたガラスエポキシやポリイミドからなる配線基板６の上の回路パターンの電気的特性の良否を予め回路機能テスターで試験して回路機能の良否を分別した後、打ち抜きや切断によって配線基板６のサイズにする。次に、半導体チップ１が形成されたウェハーの電気的特性の良否を予め回路機能テスターで試験し、ウェハー上で回路機能の良否を分別した後、ウェハーをダイシング加工によって半導体チップ１のサイズに分離する。そして、熱硬化性のエポキシ、ポリイミド等の樹脂をベースにした銀ペーストや熱可塑性の接着剤等で、銅合金や鉄ニッケル合金からなるリードフレームのダイパッド９上の所定の位置に配線基板６を貼合わせ、１００〜４００℃の温度で３０秒〜６０分加熱して接合する。各半導体チップ１も同様にして配線基板６の所定の位置に接合される。２個の半導体チップ１、配線基板６及びリードフレームのインナーリード７の間の前記の電気的接続は、２００〜２８０℃の温度で、超音波熱圧着ワイヤーボンディング法によって実施される。更に、封止樹脂１０により所定の外形の樹脂封止型パッケージ４に成形したうえ、パッケージ４の外部に突き出しているアウターリード１１にハンダメッキを施し、該アウターリード１１を所要の形状に折り曲げて、樹脂封止型の半導体装置が完成する。
【０００８】
【発明が解決しようとする課題】
上記１チップ化設計手法は、半導体チップの大面積化や回路パターン加工工程の増加、煩雑化によって、歩留りの低下や製造条件余裕度の縮小等の無視できない問題があった。それらの問題を克服する手段として、回路パターンの微細化技術を開発するために高価な設備投資を行なってきた。一方、半導体装置の性能面からは、半導体チップ主面の全域に配置された電源ラインの配線幅や信号ライン間の間隔が狭くなることによって生じるインピーダンスの増加や、異種ノードの信号ライン間での信号の干渉が生じて、半導体チップの動作速度、動作電圧余裕度、耐静電破壊強度等の十分な性能を引き出すための阻害要因となっていた。
【０００９】
また、上記マルチチップ化設計手法を採用した従来の半導体装置では、半導体チップの二次元配置をとっていたために、１パッケージの半導体装置としての実装密度は計画通りの高密度化が達成できていなかった。
【００１０】
本発明の目的は、小型パッケージ内での単独機能半導体チップの三次元配置を採用することにより、廉価で高信頼性の高付加価値複合機能半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明に係る半導体装置は、リードフレームのダイパッドを長辺方向に対し２分割して、２本のバスバーとして用い、前記２本のバスバーの上面に上層の半導体チップの裏面が第１の絶縁膜を介して固着され、前記２本のバスバーの下面に下層の半導体チップの主面が第２の絶縁膜を介して固着され、前記上層の半導体チップの電極端子及び前記下層の半導体チップの電極端子と、前記バスバーとが金属細線により接続され、前記２本のバスバーは前記上層の半導体チップを固着させる幅広部を有する構成を採用したものである。
【００１２】
また、請求項２の発明に係る半導体装置では、２本のバスバーの幅広部は左右対称であり、上層の半導体チップが前記２本のバスバーの幅広部をまたがるように第１の絶縁膜を介して固着されることとした。
【００１３】
【作用】
本発明によれば、複数個の単独機能半導体チップを２層以上に積み重ねた三次元構造の採用により、これらの半導体チップを混成してなる小型で廉価しかも信頼性の高い複合機能半導体装置を実現できる。また、各半導体チップは、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。しかも、上下層の半導体チップが各々絶縁膜を介してバスバーを挟み込む構造を採用したので、小型化が顕著である。
【００１４】
【実施例】
以下、複数個の半導体チップを２層に積み重ねた構造を有する本発明の実施例に係る半導体装置について、添付図面に基づいて説明する。ただし、複数個の半導体チップを３層以上に積み重ねてもよい。
【００１５】
（実施例１）
図１（ａ）は本発明の第１の実施例に係る半導体装置の構成を示す分解斜視図、図１（ｂ）はその断面図である。図１（ａ）及び（ｂ）の半導体装置は、各々主面上に電極端子５を有する２個の上層半導体チップ２と、有機絶縁膜１２と、主面上に電極端子５を有する下層半導体チップ３と、インナーリード７、アウターリード１１及びダイパッド９を有するリードフレームと、金属細線８と、それらを封止込んで所定のパッケージ４の外形に成形するための封止樹脂１０とを備えている。
【００１６】
図１（ａ）及び（ｂ）の半導体装置の製造方法を詳細に説明すると、まず、上層半導体チップ２が形成されたウェハーの電気的特性の良否を予め回路機能テスターで試験し、ウェハー上で回路機能の良否を分別した後、ウェハーをダイシング加工によって上層半導体チップ２の単位に分離する。同様に、下層半導体チップ３が形成されたウェハーの電気特性が検査され、ウェハー内の半導体チップ３が合格と不合格とに分別され、合格品半導体チップ３の主面上の電極端子５を除く領域に、２０〜１５０μｍの厚さのガラスエポキシ、ポリイミド、ポリエステル等からなる有機絶縁膜１２を、１５０〜４００℃の高温雰囲気中で、ポリイミドやエポキシ樹脂等からなる熱硬化性又は熱可塑性の接着剤（導電性又は非導電性）によって貼合わせる。有機絶縁膜１２はフォトリソグラフィー工程で加工してもよい。このような処理を経たウェハーをダイシング加工によって下層半導体チップ３の単位に分離する。
【００１７】
リードフレームは、銅合金や鉄ニッケル合金からなり、インナーリード７、アウターリード１１及びダイパッド９の各部を有するものである。インナーリード７の先端近傍やダイパッド９の表面には、１〜５μｍの厚さの銀或は金若しくは銅のメッキが施されている。分離された下層半導体チップ３は、リードフレームのダイパッド９の上に、１５０〜４００℃の高温雰囲気中で、ポリイミドやエポキシ樹脂等からなる熱硬化性又は熱可塑性の接着剤（導電性又は非導電性）で固着される。更に、下層半導体チップ３の上に貼合わされた有機絶縁膜１２の上に、分離された２個の上層半導体チップ２を、ポリイミドやエポキシ樹脂等からなる熱硬化性又は熱可塑性の接着剤（導電性又は非導電性）で高温雰囲気中で固着する。
【００１８】
更に、３個の半導体チップ２，３の電極端子５の間、上層半導体チップ２の電極端子５とインナーリード７の先端との間、下層半導体チップ３の電極端子５とインナーリード７の先端との間をそれぞれ金や銅からなる金属細線８でワイヤーボンダーによって接続し、上層半導体チップ２、下層半導体チップ３、有機絶縁膜１２及び金属細線８を熱硬化型封止樹脂１０で所望のパッケージ４の外形に成形する。そして、パッケージ４の樹脂部から突き出たアウターリード１１の表面に錫鉛共晶ハンダ、パラジウム等でメッキを施し、アウターリード１１を成形する。
【００１９】
第１の実施例によれば、有機絶縁膜１２を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３をリードフレームのダイパッド９に接合してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。
【００２０】
（実施例２）
図２（ａ）は本発明の第２の実施例に係る半導体装置の構成を示す分解斜視図、図２（ｂ）はその断面図である。図２（ａ）及び（ｂ）の半導体装置は、各々主面上に電極端子５を有する２個の上層半導体チップ２と、表面又は裏面若しくは両面に配線及び電極端子５を有する有機絶縁性の配線基板６と、主面上に電極端子５を有する下層半導体チップ３と、インナーリード７、アウターリード１１及びダイパッド９を有するリードフレームと、金属細線８と、それらを封止込んで所定のパッケージ４の外形に成形するための封止樹脂１０とを備えている。
【００２１】
第２の実施例は第１の実施例における有機絶縁膜１２を配線基板６に置き換えたものであって、リードフレームのダイパッド９の上に下層半導体チップ３、配線基板６及び上層半導体チップ２が、これらの順に接合されている。製造方法の詳細説明は省略する。なお、金属細線８による接続は、第１の実施例の場合に加えて、上層半導体チップ２の電極端子５と配線基板６の電極端子５との間、配線基板６の電極端子５と下層半導体チップ３の電極端子５との間、配線基板６の電極端子５とインナーリード７の先端との間でそれぞれ行なわれる。
【００２２】
第２の実施例によれば、配線基板６を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３をリードフレームのダイパッド９に接合してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。しかも、配線基板６が有する配線は、複数個の半導体チップ２，３の間の配線を一部負担することができる。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。
【００２３】
（実施例３）
図３（ａ）は本発明の第３の実施例に係る半導体装置の構成を示す分解斜視図、図３（ｂ）はその断面図である。図３（ａ）及び（ｂ）の半導体装置は、各々主面上に電極端子５を有する２個の上層半導体チップ２と、第１の有機絶縁膜１２と、主面上に電極端子５を有する下層半導体チップ３と、第２の有機絶縁膜２２と、インナーリード７及びアウターリード１１を有するリードフレームと、金属細線８と、それらを封止込んで所定のパッケージ４の外形に成形するための封止樹脂１０とを備えている。
【００２４】
図３（ａ）及び（ｂ）によれば、下層半導体チップ３は、ダイパッドを有しないリードフレームのインナーリード７の上に、枠状の有機絶縁膜２２を介して固着される。その他の点は第１の実施例と同様である。
【００２５】
第３の実施例によれば、有機絶縁膜１２を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３をリードフレームのインナーリード７に枠状の有機絶縁膜２２を挟んで接合してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。特にダイパッドを有しないリードフレームを採用したので、小型化が顕著である。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。
【００２６】
なお、第３の実施例における第１の有機絶縁膜１２は、第２の実施例と同様の配線基板６への置き換えが可能である。
【００２７】
（実施例４）
図４（ａ）は本発明の第４の実施例に係る半導体装置の構成を示す分解斜視図、図４（ｂ）はその断面図である。図４（ａ）及び（ｂ）の半導体装置は、各々主面上に電極端子５を有する２個の上層半導体チップ２と、有機絶縁膜１２と、主面上に電極端子５を有する下層半導体チップ３と、金属細線８と、アウターリード１１及びダイアタッチ部１３を有する中空型のパッケージ１４ａとを備えている。
【００２８】
中空型パッケージ１４ａは、所望の外形を有するプリモールド型樹脂パッケージである。第４の実施例では、第１の実施例の有機絶縁膜１２を挟んで２段に積み重ねて貼付けられた半導体チップ２，３が、リードフレームのダイパッド９に代わって中空型パッケージ１４ａのダイアタッチ部１３に固着される。金属細線８を用いたワイヤーボンディングの後に、パッケージ１４ａと同材質の液状樹脂又はトランスファー成形樹脂で該パッケージ１４ａを封じる。そして、中空型パッケージ１４ａから突き出しているアウターリード１１の表面にメッキを施し、該アウターリード１１を成形することで、複合機能を有する小面積の樹脂封止型半導体装置が完成する。
【００２９】
第４の実施例によれば、有機絶縁膜１２を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３を中空型パッケージ１４ａのダイアタッチ部１３に固着してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。
【００３０】
なお、第４の実施例における有機絶縁膜１２は、第２の実施例と同様の配線基板６への置き換えが可能である。ダイアタッチ部１３を有する中空型パッケージ１４ａは、酸化アルミニウム、窒化アルミニウム等の絶縁物焼結体（セラミック）からなるパッケージであってもよい。
【００３１】
（実施例５）
図５（ａ）は本発明の第５の実施例に係る半導体装置の構成を示す分解斜視図、図５（ｂ）はその断面図である。図５（ａ）及び（ｂ）の半導体装置は、各々主面上に電極端子５を有する２個の上層半導体チップ２と、有機絶縁膜１２と、主面上に電極端子５を有する下層半導体チップ３と、金属細線８と、それらを封止込んで所定のモジュール外形に成形するための封止樹脂１０と、電極端子５及びダイアタッチ部１３を有するプリント配線基板１４ｂとを備えている。
【００３２】
プリント配線基板１４ｂは、ガラスエポキシやポリイミド等の樹脂製である。第５の実施例では、第１の実施例の有機絶縁膜１２を挟んで２段に積み重ねて貼付けられた半導体チップ２，３が、リードフレームのダイパッド９に代わってプリント配線基板１４ｂのダイアタッチ部１３に固着される。金属細線８を用いたワイヤーボンディングの後に成形樹脂１０で所望のモジュール外形に成形することで、複合機能を有する小面積の樹脂封止型半導体装置が完成する。
【００３３】
第５の実施例によれば、有機絶縁膜１２を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３をプリント配線基板１４ｂのダイアタッチ部１３に固着してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。
【００３４】
なお、第４の実施例における有機絶縁膜１２は、第２の実施例と同様の配線基板６への置き換えが可能である。ダイアタッチ部１３を有するプリント配線基板１４ｂは、酸化アルミニウム、窒化アルミニウム等の絶縁物焼結体（セラミック）からなる基板であってもよい。
【００３５】
（実施例６）
図６（ａ）は本発明の第６の実施例に係る半導体装置の構成を示す分解斜視図、図６（ｂ）はその断面図である。第６の実施例は、第１の実施例における上層半導体チップ２と下層半導体チップ３との接合方法を変更したものである。
【００３６】
図６（ａ）及び（ｂ）によれば、下層半導体チップ３の表面が絶縁性の無機ガラス膜で覆われた主面上の電極端子５を除いた領域に、予め所定の大きさに切断した半硬化型の樹脂からなる接着剤（導電性又は非導電性）を有機層１５として載せる。この有機層１５の大きさは、上に積み重ねる上層半導体チップ２と同じ若しくは０．５ｍｍ小さくする。そして、有機層１５の上に上層半導体チップ２を載せて１５０℃〜４００℃の高温雰囲気中で有機層１５を硬化させることにより、上層半導体チップ２と下層半導体チップ３とを固着する。その他の点は第１の実施例と同様である。
【００３７】
第６の実施例によれば、半硬化型接着剤である有機層１５を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３をリードフレームのダイパッド９に接合してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。
【００３８】
なお、下層半導体チップ３とリードフレームのダイパッド９との接合にも、所要の大きさの半硬化型樹脂（有機層）からなる接着剤を用いることができる。
【００３９】
（実施例７）
図７（ａ）は本発明の第７の実施例に係る半導体装置の構成を示す分解斜視図、図７（ｂ）はその断面図である。第７の実施例は、第３の実施例における上層半導体チップ２と下層半導体チップ３との接合方法を変更したものである。有機層１５を用いた接合方法は、第６の実施例と同様である。
【００４０】
第７の実施例によれば、半硬化型接着剤である有機層１５を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３をリードフレームのインナーリード７に枠状の有機絶縁膜２２を挟んで接合してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。特にダイパッドを有しないリードフレームを採用したので、小型化が顕著である。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。
【００４１】
（実施例８）
図８（ａ）は本発明の第８の実施例に係る半導体装置の構成を示す分解斜視図、図８（ｂ）はその断面図である。第８の実施例は、第４の実施例における上層半導体チップ２と下層半導体チップ３との接合方法を変更したものである。有機層１５を用いた接合方法は、第６の実施例と同様である。
【００４２】
第８の実施例によれば、半硬化型接着剤である有機層１５を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３を中空型パッケージ１４ａのダイアタッチ部１３に固着してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。ダイアタッチ部１３を有する中空型パッケージ１４ａは、樹脂パッケージ、セラミックパッケージのいずれでもよい。
【００４３】
（実施例９）
図９（ａ）は本発明の第９の実施例に係る半導体装置の構成を示す分解斜視図、図９（ｂ）はその断面図である。第９の実施例は、第５の実施例における上層半導体チップ２と下層半導体チップ３との接合方法を変更したものである。有機層１５を用いた接合方法は、第６の実施例と同様である。
【００４４】
第９の実施例によれば、半硬化型接着剤である有機層１５を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３をプリント配線基板１４ｂのダイアタッチ部１３に固着してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。ダイアタッチ部１３を有するプリント配線基板１４ｂは、樹脂基板、セラミック基板のいずれでもよい。
【００４５】
（実施例１０）
図１０（ａ）は本発明の第１０の実施例に係る半導体装置の構成を示す分解斜視図、図１０（ｂ）はその断面図である。図１０（ａ）及び（ｂ）の半導体装置は、各々主面上に電極端子５を有する２個の上層半導体チップ２と、第１の有機絶縁膜１２と、インナーリード７、アウターリード１１及びダイパッド９を有するリードフレームと、第２の有機絶縁膜２２と、主面上に電極端子５を有する下層半導体チップ３と、金属細線８と、それらを封止込んで所定のパッケージ４の外形に成形するための封止樹脂１０とを備えている。リードフレームのダイパッド９は、半導体チップ２，３への電源供給のための２本のバスバー１６として用いられるように、長辺方向に対して平行に２つに分割されている。半導体チップ２，３の電極端子５のうちの電源端子は、金属細線８によってバスバー１６に接続される。上層半導体チップ２の裏面は２分割されたダイパッド９の表面に第１の有機絶縁膜１２を介して、下層半導体チップ３の主面は２分割されたダイパッド９の裏面に第２の有機絶縁膜２２を介してそれぞれ固着されている。その固着方法やその他の点は第１の実施例と同様である。
【００４６】
第１０の実施例によれば、２分割されたダイパッド９と２枚の有機絶縁膜１２，２２とを挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３を備えた構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。特に２分割されたダイパッド９をバスバー１６として用いる構成を採用したので、小型化が顕著である。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。
【００４７】
なお、第３の実施例にならってダイパッドを有しないリードフレームを採用し、有機絶縁膜１２，２２で絶縁を維持しながらリードフレームのインナーリード７を上層半導体チップ２と下層半導体チップ３とで挟んだ構造を採用することも可能である。
【００４８】
なお、上記第１〜第１０の実施例では各部間の電気的接続を金属細線８で実現していたが、そのうちの一部又は全部を箔状配線に置き換えることができる。この箔状配線は、フィルムキャリアで見られるように、絶縁膜上に金属箔を貼り合わせて配線をパターンニングしたものである。このような箔状配線の端子部が各部の電極端子５に熱圧着で接続される。
【００４９】
また、各実施例における樹脂封止には、加熱金型への液状樹脂の注型成形、半硬化型樹脂による注型成形、液状樹脂の滴下によるポッティング成形、ペレット状の固形樹脂の加熱溶融成形等の方法を採用することができる。
【００５０】
【発明の効果】
以上のように、本発明によれば、種類の異なる複数の単独機能半導体チップを組み合わせて複合機能半導体装置にすることで実装面積の小さい樹脂封止型半導体パッケージが実現でき、回路設計が単純化されて開発期間が短縮される。そして電気的性能も改善され、しかも単独機能半導体チップを用いることで半導体チップの工程標準化が実現できて原価低減が図れる。加えて、単独機能半導体チップの組合せにより色々な機能の半導体装置が実現できる等の効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図２】本発明の第２の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図３】本発明の第３の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図４】本発明の第４の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図５】本発明の第５の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図６】本発明の第６の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図７】本発明の第７の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図８】本発明の第８の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図９】本発明の第９の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図１０】本発明の第１０の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図１１】複数個の半導体チップを備えた従来の半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【符号の説明】
１，２，３ 半導体チップ
４ パッケージ
５ 電極端子
６ 配線基板
７ インナーリード
８ 金属細線
９ ダイパッド
１０ 封止樹脂
１１ アウターリード
１２，２２ 有機絶縁膜
１３ ダイアタッチ部
１４ａ 中空型パッケージ
１４ｂ プリント配線基板
１５ 有機層（半硬化型接着剤）
１６ バスバー
【産業上の利用分野】
本発明は、複数個の半導体チップを積み重ねて複合機能を保有させた半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置に複合機能を持たせる設計手法として、１チップ化設計手法と、マルチチップ化設計手法とが知られている。
【０００３】
１チップ化設計手法によれば、例えばＰＲＯＭ搭載マイコンやＢｉＣＭＯＳ型半導体装置において、１枚のシリコン基板の主面上に、発振、分周、昇降圧、分圧、平滑、整形、制御、演算、記憶等からなる種々の電子回路ブロックを組み合わせて配置することで、目的とする複合機能が得られる。ただし、このようにして得られた単一半導体チップの面積は次第に大きくなっている。
【０００４】
１チップ化設計手法に基づく半導体装置の製造方法の概要を説明すると、ウェハーからダイシングにより切り出した半導体チップを銀ペーストでリードフレームのダイパッドへ接合し、金属細線により半導体チップの主面上の電極端子とリードフレームのインナーリードとを接続し、そして封止樹脂による成形を施して樹脂封止型の半導体装置が完成する。
【０００５】
マルチチップ化設計手法によれば、各々単独機能を備えた複数個の半導体チップを組み合わせることで、目的とする複合機能が得られる。
【０００６】
図１１（ａ）は複数個の半導体チップを備えた従来の半導体装置の構成を示す分解斜視図、図１１（ｂ）はその断面図である。図１１（ａ）及び（ｂ）の半導体装置は、各々主面上に電極端子５を有する２個の半導体チップ１と、主面上に電極端子５を有する配線基板６と、インナーリード７、アウターリード１１及びダイパッド９を有するリードフレームと、金属細線８と、それらを封止込んで所定のパッケージ４の外形に成形するための封止樹脂１０とを備えている。２個の半導体チップ１の各々の主面上には、電極端子５に加えて、単独機能を実現するための回路、電源回路及び入出力回路が配置されており、各半導体チップ１は小面積で特定の単独機能を有するものである。配線基板６の主面上には絶縁膜で覆われた配線が施されており、該絶縁膜上の所定の位置に２個の半導体チップ１が二次元的に配置されかつ接着剤で接合されている。そして、２個の半導体チップ１の電極端子５の間、各半導体チップ１の電極端子５と配線基板６の電極端子５との間、各半導体チップ１の電極端子５とリードフレームのインナーリード７の先端近傍の上面との間は、それぞれ金属細線８で接続されている。
【０００７】
図１１（ａ）及び（ｂ）の半導体装置の製造方法を詳細に説明すると、まず、絶縁膜で覆われた配線と電極端子５とを備えたガラスエポキシやポリイミドからなる配線基板６の上の回路パターンの電気的特性の良否を予め回路機能テスターで試験して回路機能の良否を分別した後、打ち抜きや切断によって配線基板６のサイズにする。次に、半導体チップ１が形成されたウェハーの電気的特性の良否を予め回路機能テスターで試験し、ウェハー上で回路機能の良否を分別した後、ウェハーをダイシング加工によって半導体チップ１のサイズに分離する。そして、熱硬化性のエポキシ、ポリイミド等の樹脂をベースにした銀ペーストや熱可塑性の接着剤等で、銅合金や鉄ニッケル合金からなるリードフレームのダイパッド９上の所定の位置に配線基板６を貼合わせ、１００〜４００℃の温度で３０秒〜６０分加熱して接合する。各半導体チップ１も同様にして配線基板６の所定の位置に接合される。２個の半導体チップ１、配線基板６及びリードフレームのインナーリード７の間の前記の電気的接続は、２００〜２８０℃の温度で、超音波熱圧着ワイヤーボンディング法によって実施される。更に、封止樹脂１０により所定の外形の樹脂封止型パッケージ４に成形したうえ、パッケージ４の外部に突き出しているアウターリード１１にハンダメッキを施し、該アウターリード１１を所要の形状に折り曲げて、樹脂封止型の半導体装置が完成する。
【０００８】
【発明が解決しようとする課題】
上記１チップ化設計手法は、半導体チップの大面積化や回路パターン加工工程の増加、煩雑化によって、歩留りの低下や製造条件余裕度の縮小等の無視できない問題があった。それらの問題を克服する手段として、回路パターンの微細化技術を開発するために高価な設備投資を行なってきた。一方、半導体装置の性能面からは、半導体チップ主面の全域に配置された電源ラインの配線幅や信号ライン間の間隔が狭くなることによって生じるインピーダンスの増加や、異種ノードの信号ライン間での信号の干渉が生じて、半導体チップの動作速度、動作電圧余裕度、耐静電破壊強度等の十分な性能を引き出すための阻害要因となっていた。
【０００９】
また、上記マルチチップ化設計手法を採用した従来の半導体装置では、半導体チップの二次元配置をとっていたために、１パッケージの半導体装置としての実装密度は計画通りの高密度化が達成できていなかった。
【００１０】
本発明の目的は、小型パッケージ内での単独機能半導体チップの三次元配置を採用することにより、廉価で高信頼性の高付加価値複合機能半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明に係る半導体装置は、リードフレームのダイパッドを長辺方向に対し２分割して、２本のバスバーとして用い、前記２本のバスバーの上面に上層の半導体チップの裏面が第１の絶縁膜を介して固着され、前記２本のバスバーの下面に下層の半導体チップの主面が第２の絶縁膜を介して固着され、前記上層の半導体チップの電極端子及び前記下層の半導体チップの電極端子と、前記バスバーとが金属細線により接続され、前記２本のバスバーは前記上層の半導体チップを固着させる幅広部を有する構成を採用したものである。
【００１２】
また、請求項２の発明に係る半導体装置では、２本のバスバーの幅広部は左右対称であり、上層の半導体チップが前記２本のバスバーの幅広部をまたがるように第１の絶縁膜を介して固着されることとした。
【００１３】
【作用】
本発明によれば、複数個の単独機能半導体チップを２層以上に積み重ねた三次元構造の採用により、これらの半導体チップを混成してなる小型で廉価しかも信頼性の高い複合機能半導体装置を実現できる。また、各半導体チップは、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。しかも、上下層の半導体チップが各々絶縁膜を介してバスバーを挟み込む構造を採用したので、小型化が顕著である。
【００１４】
【実施例】
以下、複数個の半導体チップを２層に積み重ねた構造を有する本発明の実施例に係る半導体装置について、添付図面に基づいて説明する。ただし、複数個の半導体チップを３層以上に積み重ねてもよい。
【００１５】
（実施例１）
図１（ａ）は本発明の第１の実施例に係る半導体装置の構成を示す分解斜視図、図１（ｂ）はその断面図である。図１（ａ）及び（ｂ）の半導体装置は、各々主面上に電極端子５を有する２個の上層半導体チップ２と、有機絶縁膜１２と、主面上に電極端子５を有する下層半導体チップ３と、インナーリード７、アウターリード１１及びダイパッド９を有するリードフレームと、金属細線８と、それらを封止込んで所定のパッケージ４の外形に成形するための封止樹脂１０とを備えている。
【００１６】
図１（ａ）及び（ｂ）の半導体装置の製造方法を詳細に説明すると、まず、上層半導体チップ２が形成されたウェハーの電気的特性の良否を予め回路機能テスターで試験し、ウェハー上で回路機能の良否を分別した後、ウェハーをダイシング加工によって上層半導体チップ２の単位に分離する。同様に、下層半導体チップ３が形成されたウェハーの電気特性が検査され、ウェハー内の半導体チップ３が合格と不合格とに分別され、合格品半導体チップ３の主面上の電極端子５を除く領域に、２０〜１５０μｍの厚さのガラスエポキシ、ポリイミド、ポリエステル等からなる有機絶縁膜１２を、１５０〜４００℃の高温雰囲気中で、ポリイミドやエポキシ樹脂等からなる熱硬化性又は熱可塑性の接着剤（導電性又は非導電性）によって貼合わせる。有機絶縁膜１２はフォトリソグラフィー工程で加工してもよい。このような処理を経たウェハーをダイシング加工によって下層半導体チップ３の単位に分離する。
【００１７】
リードフレームは、銅合金や鉄ニッケル合金からなり、インナーリード７、アウターリード１１及びダイパッド９の各部を有するものである。インナーリード７の先端近傍やダイパッド９の表面には、１〜５μｍの厚さの銀或は金若しくは銅のメッキが施されている。分離された下層半導体チップ３は、リードフレームのダイパッド９の上に、１５０〜４００℃の高温雰囲気中で、ポリイミドやエポキシ樹脂等からなる熱硬化性又は熱可塑性の接着剤（導電性又は非導電性）で固着される。更に、下層半導体チップ３の上に貼合わされた有機絶縁膜１２の上に、分離された２個の上層半導体チップ２を、ポリイミドやエポキシ樹脂等からなる熱硬化性又は熱可塑性の接着剤（導電性又は非導電性）で高温雰囲気中で固着する。
【００１８】
更に、３個の半導体チップ２，３の電極端子５の間、上層半導体チップ２の電極端子５とインナーリード７の先端との間、下層半導体チップ３の電極端子５とインナーリード７の先端との間をそれぞれ金や銅からなる金属細線８でワイヤーボンダーによって接続し、上層半導体チップ２、下層半導体チップ３、有機絶縁膜１２及び金属細線８を熱硬化型封止樹脂１０で所望のパッケージ４の外形に成形する。そして、パッケージ４の樹脂部から突き出たアウターリード１１の表面に錫鉛共晶ハンダ、パラジウム等でメッキを施し、アウターリード１１を成形する。
【００１９】
第１の実施例によれば、有機絶縁膜１２を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３をリードフレームのダイパッド９に接合してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。
【００２０】
（実施例２）
図２（ａ）は本発明の第２の実施例に係る半導体装置の構成を示す分解斜視図、図２（ｂ）はその断面図である。図２（ａ）及び（ｂ）の半導体装置は、各々主面上に電極端子５を有する２個の上層半導体チップ２と、表面又は裏面若しくは両面に配線及び電極端子５を有する有機絶縁性の配線基板６と、主面上に電極端子５を有する下層半導体チップ３と、インナーリード７、アウターリード１１及びダイパッド９を有するリードフレームと、金属細線８と、それらを封止込んで所定のパッケージ４の外形に成形するための封止樹脂１０とを備えている。
【００２１】
第２の実施例は第１の実施例における有機絶縁膜１２を配線基板６に置き換えたものであって、リードフレームのダイパッド９の上に下層半導体チップ３、配線基板６及び上層半導体チップ２が、これらの順に接合されている。製造方法の詳細説明は省略する。なお、金属細線８による接続は、第１の実施例の場合に加えて、上層半導体チップ２の電極端子５と配線基板６の電極端子５との間、配線基板６の電極端子５と下層半導体チップ３の電極端子５との間、配線基板６の電極端子５とインナーリード７の先端との間でそれぞれ行なわれる。
【００２２】
第２の実施例によれば、配線基板６を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３をリードフレームのダイパッド９に接合してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。しかも、配線基板６が有する配線は、複数個の半導体チップ２，３の間の配線を一部負担することができる。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。
【００２３】
（実施例３）
図３（ａ）は本発明の第３の実施例に係る半導体装置の構成を示す分解斜視図、図３（ｂ）はその断面図である。図３（ａ）及び（ｂ）の半導体装置は、各々主面上に電極端子５を有する２個の上層半導体チップ２と、第１の有機絶縁膜１２と、主面上に電極端子５を有する下層半導体チップ３と、第２の有機絶縁膜２２と、インナーリード７及びアウターリード１１を有するリードフレームと、金属細線８と、それらを封止込んで所定のパッケージ４の外形に成形するための封止樹脂１０とを備えている。
【００２４】
図３（ａ）及び（ｂ）によれば、下層半導体チップ３は、ダイパッドを有しないリードフレームのインナーリード７の上に、枠状の有機絶縁膜２２を介して固着される。その他の点は第１の実施例と同様である。
【００２５】
第３の実施例によれば、有機絶縁膜１２を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３をリードフレームのインナーリード７に枠状の有機絶縁膜２２を挟んで接合してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。特にダイパッドを有しないリードフレームを採用したので、小型化が顕著である。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。
【００２６】
なお、第３の実施例における第１の有機絶縁膜１２は、第２の実施例と同様の配線基板６への置き換えが可能である。
【００２７】
（実施例４）
図４（ａ）は本発明の第４の実施例に係る半導体装置の構成を示す分解斜視図、図４（ｂ）はその断面図である。図４（ａ）及び（ｂ）の半導体装置は、各々主面上に電極端子５を有する２個の上層半導体チップ２と、有機絶縁膜１２と、主面上に電極端子５を有する下層半導体チップ３と、金属細線８と、アウターリード１１及びダイアタッチ部１３を有する中空型のパッケージ１４ａとを備えている。
【００２８】
中空型パッケージ１４ａは、所望の外形を有するプリモールド型樹脂パッケージである。第４の実施例では、第１の実施例の有機絶縁膜１２を挟んで２段に積み重ねて貼付けられた半導体チップ２，３が、リードフレームのダイパッド９に代わって中空型パッケージ１４ａのダイアタッチ部１３に固着される。金属細線８を用いたワイヤーボンディングの後に、パッケージ１４ａと同材質の液状樹脂又はトランスファー成形樹脂で該パッケージ１４ａを封じる。そして、中空型パッケージ１４ａから突き出しているアウターリード１１の表面にメッキを施し、該アウターリード１１を成形することで、複合機能を有する小面積の樹脂封止型半導体装置が完成する。
【００２９】
第４の実施例によれば、有機絶縁膜１２を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３を中空型パッケージ１４ａのダイアタッチ部１３に固着してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。
【００３０】
なお、第４の実施例における有機絶縁膜１２は、第２の実施例と同様の配線基板６への置き換えが可能である。ダイアタッチ部１３を有する中空型パッケージ１４ａは、酸化アルミニウム、窒化アルミニウム等の絶縁物焼結体（セラミック）からなるパッケージであってもよい。
【００３１】
（実施例５）
図５（ａ）は本発明の第５の実施例に係る半導体装置の構成を示す分解斜視図、図５（ｂ）はその断面図である。図５（ａ）及び（ｂ）の半導体装置は、各々主面上に電極端子５を有する２個の上層半導体チップ２と、有機絶縁膜１２と、主面上に電極端子５を有する下層半導体チップ３と、金属細線８と、それらを封止込んで所定のモジュール外形に成形するための封止樹脂１０と、電極端子５及びダイアタッチ部１３を有するプリント配線基板１４ｂとを備えている。
【００３２】
プリント配線基板１４ｂは、ガラスエポキシやポリイミド等の樹脂製である。第５の実施例では、第１の実施例の有機絶縁膜１２を挟んで２段に積み重ねて貼付けられた半導体チップ２，３が、リードフレームのダイパッド９に代わってプリント配線基板１４ｂのダイアタッチ部１３に固着される。金属細線８を用いたワイヤーボンディングの後に成形樹脂１０で所望のモジュール外形に成形することで、複合機能を有する小面積の樹脂封止型半導体装置が完成する。
【００３３】
第５の実施例によれば、有機絶縁膜１２を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３をプリント配線基板１４ｂのダイアタッチ部１３に固着してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。
【００３４】
なお、第４の実施例における有機絶縁膜１２は、第２の実施例と同様の配線基板６への置き換えが可能である。ダイアタッチ部１３を有するプリント配線基板１４ｂは、酸化アルミニウム、窒化アルミニウム等の絶縁物焼結体（セラミック）からなる基板であってもよい。
【００３５】
（実施例６）
図６（ａ）は本発明の第６の実施例に係る半導体装置の構成を示す分解斜視図、図６（ｂ）はその断面図である。第６の実施例は、第１の実施例における上層半導体チップ２と下層半導体チップ３との接合方法を変更したものである。
【００３６】
図６（ａ）及び（ｂ）によれば、下層半導体チップ３の表面が絶縁性の無機ガラス膜で覆われた主面上の電極端子５を除いた領域に、予め所定の大きさに切断した半硬化型の樹脂からなる接着剤（導電性又は非導電性）を有機層１５として載せる。この有機層１５の大きさは、上に積み重ねる上層半導体チップ２と同じ若しくは０．５ｍｍ小さくする。そして、有機層１５の上に上層半導体チップ２を載せて１５０℃〜４００℃の高温雰囲気中で有機層１５を硬化させることにより、上層半導体チップ２と下層半導体チップ３とを固着する。その他の点は第１の実施例と同様である。
【００３７】
第６の実施例によれば、半硬化型接着剤である有機層１５を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３をリードフレームのダイパッド９に接合してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。
【００３８】
なお、下層半導体チップ３とリードフレームのダイパッド９との接合にも、所要の大きさの半硬化型樹脂（有機層）からなる接着剤を用いることができる。
【００３９】
（実施例７）
図７（ａ）は本発明の第７の実施例に係る半導体装置の構成を示す分解斜視図、図７（ｂ）はその断面図である。第７の実施例は、第３の実施例における上層半導体チップ２と下層半導体チップ３との接合方法を変更したものである。有機層１５を用いた接合方法は、第６の実施例と同様である。
【００４０】
第７の実施例によれば、半硬化型接着剤である有機層１５を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３をリードフレームのインナーリード７に枠状の有機絶縁膜２２を挟んで接合してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。特にダイパッドを有しないリードフレームを採用したので、小型化が顕著である。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。
【００４１】
（実施例８）
図８（ａ）は本発明の第８の実施例に係る半導体装置の構成を示す分解斜視図、図８（ｂ）はその断面図である。第８の実施例は、第４の実施例における上層半導体チップ２と下層半導体チップ３との接合方法を変更したものである。有機層１５を用いた接合方法は、第６の実施例と同様である。
【００４２】
第８の実施例によれば、半硬化型接着剤である有機層１５を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３を中空型パッケージ１４ａのダイアタッチ部１３に固着してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。ダイアタッチ部１３を有する中空型パッケージ１４ａは、樹脂パッケージ、セラミックパッケージのいずれでもよい。
【００４３】
（実施例９）
図９（ａ）は本発明の第９の実施例に係る半導体装置の構成を示す分解斜視図、図９（ｂ）はその断面図である。第９の実施例は、第５の実施例における上層半導体チップ２と下層半導体チップ３との接合方法を変更したものである。有機層１５を用いた接合方法は、第６の実施例と同様である。
【００４４】
第９の実施例によれば、半硬化型接着剤である有機層１５を挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３をプリント配線基板１４ｂのダイアタッチ部１３に固着してなる構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。ダイアタッチ部１３を有するプリント配線基板１４ｂは、樹脂基板、セラミック基板のいずれでもよい。
【００４５】
（実施例１０）
図１０（ａ）は本発明の第１０の実施例に係る半導体装置の構成を示す分解斜視図、図１０（ｂ）はその断面図である。図１０（ａ）及び（ｂ）の半導体装置は、各々主面上に電極端子５を有する２個の上層半導体チップ２と、第１の有機絶縁膜１２と、インナーリード７、アウターリード１１及びダイパッド９を有するリードフレームと、第２の有機絶縁膜２２と、主面上に電極端子５を有する下層半導体チップ３と、金属細線８と、それらを封止込んで所定のパッケージ４の外形に成形するための封止樹脂１０とを備えている。リードフレームのダイパッド９は、半導体チップ２，３への電源供給のための２本のバスバー１６として用いられるように、長辺方向に対して平行に２つに分割されている。半導体チップ２，３の電極端子５のうちの電源端子は、金属細線８によってバスバー１６に接続される。上層半導体チップ２の裏面は２分割されたダイパッド９の表面に第１の有機絶縁膜１２を介して、下層半導体チップ３の主面は２分割されたダイパッド９の裏面に第２の有機絶縁膜２２を介してそれぞれ固着されている。その固着方法やその他の点は第１の実施例と同様である。
【００４６】
第１０の実施例によれば、２分割されたダイパッド９と２枚の有機絶縁膜１２，２２とを挟んで２段に積み重ねて貼付けられた複数個の単独機能半導体チップ２，３を備えた構造を採用したので、これらの半導体チップ２，３を混成してなる小型で廉価しかも信頼性の高い樹脂封止型複合機能半導体装置を実現できる。特に２分割されたダイパッド９をバスバー１６として用いる構成を採用したので、小型化が顕著である。また、各半導体チップ２，３は、従来の１チップ化設計手法の場合とは違って微細化する必要がなく、配線間隔が広く確保できて、電気特性の改善につながる。
【００４７】
なお、第３の実施例にならってダイパッドを有しないリードフレームを採用し、有機絶縁膜１２，２２で絶縁を維持しながらリードフレームのインナーリード７を上層半導体チップ２と下層半導体チップ３とで挟んだ構造を採用することも可能である。
【００４８】
なお、上記第１〜第１０の実施例では各部間の電気的接続を金属細線８で実現していたが、そのうちの一部又は全部を箔状配線に置き換えることができる。この箔状配線は、フィルムキャリアで見られるように、絶縁膜上に金属箔を貼り合わせて配線をパターンニングしたものである。このような箔状配線の端子部が各部の電極端子５に熱圧着で接続される。
【００４９】
また、各実施例における樹脂封止には、加熱金型への液状樹脂の注型成形、半硬化型樹脂による注型成形、液状樹脂の滴下によるポッティング成形、ペレット状の固形樹脂の加熱溶融成形等の方法を採用することができる。
【００５０】
【発明の効果】
以上のように、本発明によれば、種類の異なる複数の単独機能半導体チップを組み合わせて複合機能半導体装置にすることで実装面積の小さい樹脂封止型半導体パッケージが実現でき、回路設計が単純化されて開発期間が短縮される。そして電気的性能も改善され、しかも単独機能半導体チップを用いることで半導体チップの工程標準化が実現できて原価低減が図れる。加えて、単独機能半導体チップの組合せにより色々な機能の半導体装置が実現できる等の効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図２】本発明の第２の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図３】本発明の第３の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図４】本発明の第４の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図５】本発明の第５の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図６】本発明の第６の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図７】本発明の第７の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図８】本発明の第８の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図９】本発明の第９の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図１０】本発明の第１０の実施例に係る半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【図１１】複数個の半導体チップを備えた従来の半導体装置の構成を示す図であって、（ａ）は分解斜視図、（ｂ）は断面図である。
【符号の説明】
１，２，３ 半導体チップ
４ パッケージ
５ 電極端子
６ 配線基板
７ インナーリード
８ 金属細線
９ ダイパッド
１０ 封止樹脂
１１ アウターリード
１２，２２ 有機絶縁膜
１３ ダイアタッチ部
１４ａ 中空型パッケージ
１４ｂ プリント配線基板
１５ 有機層（半硬化型接着剤）
１６ バスバー
Claims (2)
- リードフレームのダイパッドを長辺方向に対し２分割して、２本のバスバーとして用い、前記２本のバスバーの上面に上層の半導体チップの裏面が第１の絶縁膜を介して固着され、前記２本のバスバーの下面に下層の半導体チップの主面が第２の絶縁膜を介して固着され、前記上層の半導体チップの電極端子及び前記下層の半導体チップの電極端子と、前記バスバーとが金属細線により接続され、前記２本のバスバーは前記上層の半導体チップを固着させる幅広部を有することを特徴とする半導体装置。
- ２本のバスバーの幅広部は左右対称であり、上層の半導体チップが前記２本のバスバーの幅広部をまたがるように第１の絶縁膜を介して固着されていることを特徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14667295A JP3602888B2 (ja) | 1995-06-14 | 1995-06-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14667295A JP3602888B2 (ja) | 1995-06-14 | 1995-06-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08340081A JPH08340081A (ja) | 1996-12-24 |
| JP3602888B2 true JP3602888B2 (ja) | 2004-12-15 |
Family
ID=15413004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14667295A Expired - Fee Related JP3602888B2 (ja) | 1995-06-14 | 1995-06-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3602888B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223125B1 (ko) * | 1996-12-31 | 1999-10-15 | 윤종용 | 칩 온 칩 구조를 갖는 적층 칩 패키지 |
| KR100537893B1 (ko) * | 1998-11-04 | 2006-02-28 | 삼성전자주식회사 | 리드 프레임과 이를 이용한 적층 칩 패키지 |
| KR100390466B1 (ko) * | 1999-12-30 | 2003-07-04 | 앰코 테크놀로지 코리아 주식회사 | 멀티칩 모듈 반도체패키지 |
| KR100393101B1 (ko) * | 2000-12-29 | 2003-07-31 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조 방법 |
| KR100399724B1 (ko) * | 2000-12-29 | 2003-09-29 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
| JP2002217355A (ja) * | 2001-01-18 | 2002-08-02 | Kyocera Corp | 半導体装置 |
| JP2002217360A (ja) * | 2001-01-18 | 2002-08-02 | Kyocera Corp | 半導体装置 |
| JP2002217357A (ja) * | 2001-01-19 | 2002-08-02 | Kyocera Corp | 半導体装置 |
| JP2006186053A (ja) * | 2004-12-27 | 2006-07-13 | Shinko Electric Ind Co Ltd | 積層型半導体装置 |
| US7535110B2 (en) * | 2006-06-15 | 2009-05-19 | Marvell World Trade Ltd. | Stack die packages |
| US7872356B2 (en) * | 2007-05-16 | 2011-01-18 | Qualcomm Incorporated | Die stacking system and method |
| JP4892418B2 (ja) * | 2007-06-25 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5218319B2 (ja) * | 2009-07-27 | 2013-06-26 | 富士通セミコンダクター株式会社 | 半導体基板 |
-
1995
- 1995-06-14 JP JP14667295A patent/JP3602888B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08340081A (ja) | 1996-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3545200B2 (ja) | 半導体装置 | |
| US6482674B1 (en) | Semiconductor package having metal foil die mounting plate | |
| JP3650001B2 (ja) | 半導体装置およびその製造方法 | |
| JP3679687B2 (ja) | 混成集積回路装置 | |
| JP2011040602A (ja) | 電子装置およびその製造方法 | |
| JP3602888B2 (ja) | 半導体装置 | |
| JPH06283650A (ja) | 半導体装置 | |
| JP3390661B2 (ja) | パワーモジュール | |
| JPH0448767A (ja) | 樹脂封止型半導体装置 | |
| US6423580B2 (en) | Method for manufacturing a dual chip package | |
| WO2007057954A1 (ja) | 半導体装置及びその製造方法 | |
| JP2010050288A (ja) | 樹脂封止型半導体装置およびその製造方法 | |
| JPS62226649A (ja) | ハイブリツド型半導体装置 | |
| JP2568057B2 (ja) | 集積回路装置 | |
| JP3028153B2 (ja) | リードフレームの製造方法 | |
| JPH04144162A (ja) | 半導体装置 | |
| JPH11260950A (ja) | 半導体装置及びその製造方法 | |
| JP2002237559A (ja) | 半導体装置の製造方法およびそれを用いた混成集積回路装置の製造方法 | |
| JP2002237545A (ja) | 回路装置の製造方法 | |
| JPH0927583A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS62169461A (ja) | 半導体装置 | |
| JP2000077595A (ja) | リードフレーム及び半導体集積回路装置 | |
| JPH09270435A (ja) | 半導体装置の製造方法 | |
| JP2020194921A (ja) | 半導体パッケージ、半導体装置および半導体パッケージの製造方法 | |
| JP4187725B2 (ja) | 混成集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040120 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040318 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040802 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040914 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040927 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081001 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091001 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101001 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |