JP3628243B2 - 半導体集積回路素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に複数の突起電極（いわゆるバンプ電極）が設けられた半導体集積回路素子に関する。
【０００２】
【従来の技術】
近年、電子機器においては、回路構成を小型化及びコンパクト化することが望まれており、そのために半導体集積回路素子（いわゆるＩＣチップ）を高密度実装する技術が重要なポイントになっている。こうした高密度実装を実現するための技術として、現在、ＩＣチップのバンプ電極を回路基板の電極に接合するフリップチップ実装が注目されている。
【０００３】
このフリップチップ実装では、ＩＣチップは、平面形状が四角形のシリコン基板の一主面にその外周に沿って複数のＡｕバンプ電極が形成されている。
【０００４】
一方、このＩＣチップを実装する回路基板は、ガラスエポキシ又はセラミック基板の一主面にＩＣチップ実装用の電極を含む配線パターンが形成されている。そしてこの回路基板の電極にＩＣチップのＡｕバンプ電極を位置合わせして、ＩＣチップに加圧及び超音波振動を与えることにより、ＩＣチップのＡｕバンプ電極と回路基板の電極とを接合した後、ＩＣチップと回路基板との間に封止樹脂を流し込んで硬化させることにより、Ａｕバンプ電極と電極との接合部分を保護すると共に、接合強度を確保してなる。
【０００５】
【発明が解決しようとする課題】
しかし、ＩＣチップを回路基板に実装するに当たり、ＩＣチップはＡｕバンプ電極が潰れるほどの強い力で加圧されると共に超音波振動が与えられるために、しばしばＩＣチップのシリコン基板にクラックが発生し、信頼性に問題があった。
【０００６】
本発明は、上記課題に鑑みなされたもので、半導体集積回路素子を回路基板に実装する際、半導体基板のクラックの恐れがなく、信頼性の高い半導体集積回路素子を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明者は、種々の研究並びに実験を行った結果、半導体基板にバンプ電極を設けた半導体集積回路素子を、そのバンプ電極が潰れるほどの強い圧力及び超音波振動を加えて回路基板に実装する半導体集積回路素子において、実装時の半導体基板のクラックが、半導体基板の劈開面とバンプ電極とに起因することを見出した。
【０００８】
即ち、劈開面に平行な辺と劈開面と直交する辺とを有する平面形状が四角形のシリコン基板では、劈開面と直交する辺に沿って配置されるバンプ電極数が、劈開面に平行な辺に沿って配置されるバンプ電極数より少ない場合には、劈開面に沿ってシリコン基板にクラックが発生するが、逆に劈開面と直交する辺に沿って配置されるバンプ電極数が、劈開面に平行な辺におけるバンプ電極数より多い場合には、クラックが発生しない。
【０００９】
また、化合物半導体基板、例えばＧａＡｓ基板では、四角形の全ての辺が、劈開面と平行となるが、この場合にも割れ（クラック）易い方向と割れ難い方向が存在する。従って、割れ難い劈開面と平行な辺に沿って配置されるバンプ電極数が、割れ易い劈開面と平行な辺に沿って配置されるバンプ電極数より少ない場合には、クラックが発生するが、逆に割れ難い劈開面と平行な辺に沿って配置されるバンプ電極数が、割れ易い劈開面と平行な辺に沿って配置されるバンプ電極数より多い場合には、クラックが発生しないことを見出し、本発明の半導体集積回路素子及びその実装方法を発明するに至った。
【００１０】
まず、上記目的を達成するために、第１の発明の半導体集積回路素子では、一主面を有し、且つ劈開面に平行な辺と劈開面と直交する辺とを有する平面形状が四角形のシリコン基板と、前記シリコン基板の各辺に沿って前記一主面に配置された複数の突起電極とを備え、前記劈開面と直交する辺に沿って配置された前記突起電極が、前記劈開面に平行な辺に沿って配置された前記突起電極より数多く配置されていることを特徴としている。
【００１１】
また、第２の発明の半導体集積回路素子は、一主面を有し、且つ劈開面に平行な辺と劈開面と直交する辺とを有する平面形状が四角形のシリコン基板と、前記シリコン基板の各辺に沿って前記一主面に配置された複数の突起電極とを備え、当該突起電極を回路基板上の対応する電極と接合するようにして前記配線基板上に実装される半導体集積回路素子において、前記劈開面と直交する辺に沿って配置された前記突起電極が、前記劈開面に平行な辺に沿って配置された前記突起電極より数多く配置されていることを特徴としている。
【００１２】
更に、第３の発明の半導体集積回路素子は、一主面を有し、且つ割れ易い劈開面に平行な辺と割れ難い劈開面に平行な辺とを有する平面形状が四角形の化合物半導体基板と、前記化合物半導体基板の各辺に沿って前記一主面に配置された複数の突起電極とを備え、前記割れ難い劈開面と平行な辺に沿って配置された前記突起電極が、前記割れ易い劈開面に平行な辺に沿って配置された前記突起電極より数多く配置されていることを特徴としている。
【００１３】
更にまた、第４の発明の半導体集積回路素子は、一主面を有し、且つ割れ易い劈開面に平行な辺と割れ難い劈開面に平行な辺とを有する平面形状が四角形の化合物半導体基板と、前記化合物半導体基板の各辺に沿って前記一主面に配置された複数の突起電極とを備え、当該突起電極を回路基板上の対応する電極に接合するようにして前記配線基板上に実装される半導体集積回路素子において、前記割れ難い劈開面と平行な辺に沿って配置された前記突起電極が、前記割れ易い劈開面に平行な辺に沿って配置された前記突起電極より数多く配置されていることを特徴としている。
【００１４】
なお、上記発明において、具体的には、前記金属バンプは、Ａｕ、Ｃｕ、Ｎｉ、Ｐｄ、Ａｇ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅ、Ｓｎ，Ｐｂこれらの合金、化合物、または混合物のうちから選択されたいずれか１つの材料から構成する。
【００１５】
また、第３及び第４の発明において、前記化合物半導体基板は、ＧａＡｓ材料から構成する。
【００１６】
これらの発明によれば、超音波振動を与えても、チップが割れることがなく、半導体集積回路素子の回路基板への実装において、チップに対し充分な圧力並びに超音波振動をかけることができ、チップのバンプ電極を回路基板の電極に強固に接合でき接合の信頼性が向上する。半導体集積回路素子を回路基板に実装する際に、半導体基板のクラックの恐れがなく、信頼性の高い半導体集積回路素子を提供することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態（以下、実施形態と称する）に係わる半導体集積回路素子について、図面を参照して説明する。
（第１の実施形態）
まず、図１を参照して、本発明の実施の形態に係わる半導体集積回路素子について説明する。この実施形態では、半導体基板がシリコンからなる場合の例である。
【００１８】
図１（Ａ）は、その半導体集積回路素子の平面図、図１（Ｂ）は、図１（Ａ）のＩ―Ｉ’線に沿って切断し、矢印方向より眺めた断面図である。
【００１９】
図１に示すように、半導体集積回路素子、いわゆるＩＣチップ１は、平面形状が四角形のシリコン基板２を有する。このシリコン基板２は、劈開面に平行な辺２ａ、２ｂと劈開面と直交する辺３ａ、３ｂを有している。そして、このこのシリコン基板２は、内部には多数の回路素子が形成されており、一主面にはこれら回路素子に電気的に接続されてなる多数のＡｕ電極パッド４が四角形の外周に沿って形成されている。
【００２０】
このＡｕ電極パッド４は、前記劈開面に平行な辺２ａ、２ｂに沿って配置する電極パッド数に比べて、前記劈開面と直交する辺３ａ、３ｂに沿って配置する電極パッド数が多くなるように形成している。図１（Ａ）では、説明を簡略にするために、Ａｕ電極パッド４は、前記劈開面と直交する辺３ａ、３ｂに４個、前記劈開面に平行な辺２ａ、２ｂに２個のみを示すが、実際にはいずれも多数個設けられている。
【００２１】
このＡｕ電極パッド４の表面を含む前記シリコン基板２の一主面上には、絶縁物からなるパシベーション膜５が形成されている。このパシベーション膜５は、Ａｕ電極パッド４の一部を露出するための開口部６を有している。
【００２２】
各開口部６より露出されたＡｕ電極パッド４の表面及び開口部６の周辺部のパシベーション膜５に跨ってＴｉ層７ａ／Ａｕ層７ｂの積層構造のバリアメタル層７が、各々、形成されている。
【００２３】
各バリアメタル層７上には、Ａｕ突起電極（バンプ電極）８が、各々、形成されている。これにより、図１（Ａ）に示すように、シリコン基板２の劈開面に平行な辺２ａ、２ｂには、各々、２個のＡｕバンプ電極８が形成され、一方、劈開面に直交する辺３ａ、３ｂには、各々、４個のＡｕバンプ電極８が形成され、Ａｕバンプ電極８は、前記劈開面に平行な辺２ａ、２ｂに配置されるバンプ電極８数に対して劈開面と直交する辺３ａ、３ｂに配置されるバンプ電極８数を多く配置している。
【００２４】
次に、図２乃至図４を参照して、このＩＣチップの製造方法を説明する。
【００２５】
図２は、そのＩＣチップが形成されるウエハの外観図であり、図２（ａ）は、オリエンテーションフラット（以下、オリフラと称する）１０が劈開面Ａ−Ａ’に平行な、いわゆるオリフラ平行品ウエハを示し、また図２（ｂ）は、オリフラ１０が劈開面Ａ−Ａ’に対して４５度傾いている、いわゆるオリフラ４５度品ウエハ場合を示している。
【００２６】
まず、直径７５ｍｍ、厚さ２５０μｍを有する、オリフラ平行品のシリコンウエハ１０、或いはオリフラ４５度品のシリコンウエハ１０のいずれかを用意する。
【００２７】
オリフラ平行品のシリコンウエハ１０を用いる場合には、図２（ａ）に示すように、オリフラに平行にＩＣチップ１が形成される。一方、オリフラ４５度品のシリコンウエハ１０を用いる場合には、図２（ｂ）に示すように、オリフラから４５度傾いた方向にＩＣチップ１が形成される。いずれのシリコンウエハ１０においても、一方のダイシングラインＬ１を劈開面Ａ−Ａ’に沿い、他方のダイシングラインＬ２を劈開面と直交するように設ける。これにより、前記ダイシングラインＬ１、Ｌ２で囲まれる四角形（図示の枠）のＩＣチップ１の形成領域において、前記一方のダイシングラインＬＩの沿う辺は、劈開面Ａ−Ａ’と平行で、且つ前記他方のダイシングラインＬ２に沿う辺は、劈開面Ａ−Ａ’と直交してなる。
【００２８】
次いで、シリコンウエハの各ＩＣチップ形成領域に、周知の酸化、拡散、リソグラフィ技術等のいくつかの処理工程により回路素子、これらを電気的に接続する配線層等を形成するが、このリソグラフィ技術には、図３に示すレチクル（マスク）が用いられる。
【００２９】
図３は、そのＩＣチップを形成する際に用いるレチクルの一部を示す概略図であり、図３（ａ）はオリフラ平行品ウエハに対応するレチクル、図３（ｂ）はオリフラ４５度品ウエハに対応するレチクルを示している。図３（ａ），（ｂ）に示す枠の１つ１つがＩＣチップに対応し、各ＩＣチップ内の四角部分が電極パッドに対応する。
【００３０】
次いで、各チップ領域の主表面に、図示せぬ集積回路に接続する電極パッドとなる金属層、例えばＡｕ層を形成するが、これ以後の製造工程については、
図４に示すＩＣチップの製造工程の要部の工程断面図を参照して説明する。
【００３１】
まず、図４（ａ）に示すように、各チップ領域のシリコン基板２の主表面に、電極パッドとなる金属層、例えばＡｕ層２０を形成する。
【００３２】
次いで、図４（ｂ）に示すように、前記Ａｕ層２０を、図示せぬレジスト層をマスクに用いてエッチングし、ＩＣチップの外周に沿って複数の電極パッド４を形成する。
【００３３】
この電極パッド４は、前記劈開面に平行な辺２ａ、２ｂに沿って配置された電極パッド数に対して劈開面と直交する辺３ａ、３ｂに沿って配置された電極パッド数が多くなるように形成している。図１（ａ）では、説明を簡略にするために、電極パッド４は、劈開面と直交する辺３ａ、３ｂに４個、劈開面に平行な辺２ａ、２ｂに２個のみを示すが、実際にはいずれも多数個設けられている。
【００３４】
次いで、図４（ｃ）に示すように、前記電極パッド４の表面を含むシリコン基板表面上にパシベーション膜５を形成する。
【００３５】
次いで、図４（ｄ）に示すように、前記パシベーション膜５を、図示せぬレジスト層をマスクに用いてエッチングし、前記電極パッド４の所定領域の表面を露出させる開孔部６を形成する。
【００３６】
次いで、図４（ｅ）に示すように、前記開孔部６から露出した前記電極パッド４の表面上、及び前記開孔部６の側壁を含む前記パシベーション膜５の表面上に、第１のバリアメタルとしての、Ｔｉ層７ａ、及び第２のバリアメタルとしてのＡｕ層７ｂを順次スパッタ法により形成する。
【００３７】
次いで、図４（ｆ）に示すように、前記Ａｕ層７ｂの上にレジストを塗付してレジスト層２１を形成する。次いで、前記電極パッド４の上部に位置するレジスト層２１の部分を写真即刻により除去して、前記Ａｕ層７ｂの表面が露出する開口部２２を形成する。
【００３８】
次いで、図４（ｇ）に示すように、前記開口部２２内に、Ａｕでなるバンプ電極８を、バリアメタル７をメッキ電極に用いた電解メッキにより形成する。前記バンプ電極８の高さの一例は３０ｎｍである。また、この実施形態では、平面形状は円形であるが、この形状は、開口部の形状に依存する。
【００３９】
次いで、図４（ｈ）に示すように、前記レジスト層２１を除去し、前記バンプ電極８を前記Ａｕ層７ｂの上に残す。
【００４０】
次いで、図４（ｉ）に示すように、前記電極パッド８どうしの短絡を防ぐために、Ａｕ層７ｂ及びＴｉ層７ａからなるバリアメタル７を前記バンプ電極８の下の部分のみ残し、他の部分はウエットエッチングにより除去する。
最後に、図２に示すように、劈開面に平行にダイシングすると共に、劈開面と直交する方向にダイシングして、個々のＩＣチップ１を切り出す。
【００４１】
これにより、図１に示すように、劈開面に平行な辺と劈開面と直交した辺とを有する四角形のシリコン基板２を有し、劈開面に平行な辺には２個のバンプ電極８が形成され、劈開面と直交する辺にはそれよりも多い数の４個のバンプ電極８が形成されたＩＣチップ１が製造される。
【００４２】
次に、図５を参照して、上記ＩＣチップを回路基板に実装する方法について説明する。
【００４３】
まず、図５（ａ）に示すように、予めＩＣチップ１のバンプ電極８と対応する電極３１がパターン形成された回路基板３０の上方に、コレットと称するＩＣチップ支持部材により保持された前記ＩＣチップ１を位置させ、前記ＩＣチップ１の前記バンプ電極８と前記回路基板３０の前記電極３１とを対向させて位置決めする。
【００４４】
この後、前記ＩＣチップ１を前記回路基板３０側に加圧すると共に超音波振動を加えて前記ＩＣチップ１の前記バンプ電極８と前記回路基板３０の前記電極８とを接合する。この時、前記ＩＣチップ１の劈開面と平行方向、或いは直交方向に超音波振動を与える。この超音波接続の条件としては、出力１Ｗ、時間０．５ｓｅｃ、荷重０．４Ｎ／個バンプ、基板ステージ温度１５０℃で行う。
【００４５】
最後に、前記ＩＣチップ１と前記回路基板３０の間にシリコーン樹脂等の封止樹脂４０を流し込んで硬化させることにより、前記バンプ電極８と電極３１の接合部分を保護する共に、接合強度を確保する。
【００４６】
また、図５（ｂ）に示すように、更に、ＩＣチップ全体をエポキシ樹脂等のモールド体で封止する。このようにして、ＩＣはバンプ電極を介して回路基板上に実装される。
【００４７】
上記実施形態の半導体集積回路素子によれば、以下の作用効果が得られる。
即ち、図６（ａ）に示すように、劈開面に直交する辺３ａ、３ｂに沿って配置されたバンプ電極８数を、劈開面に平行な辺２ａ、２ｂに沿って配置されたバンプ電極８数より多く形成している。そのため、超音波振動（ＵＳ）を劈開面に沿う方向に与えても、劈開面に直交する辺３ａ、３ｂにおける接続力が劈開面に平行な辺２ａ、２ｂに比べて大きく、劈開面に沿った歪みはかからない。もし、劈開面に直交する辺３ａ、３ｂのうち、一方の辺３ａが、他方の辺３ｂに比べて接続強度が大きければ、ねじれ方向の歪みがチップにかかるが、劈開面に沿った方向に力がかからないため、チップが劈開面に沿って割れることがない。
【００４８】
また、図６（ｂ）に示すように、超音波振動を劈開面と直交方向に与えても、劈開面に直交する辺３ａ、３ｂにおける接続力が劈開面に平行な辺２ａ、２ｂに比べて大きいため、もし、劈開面に直交する辺３ａ、３ｂのうち、一方の辺３ａが、他方の辺３ｂに比べて接続強度が大きい場合でも、チップに歪みがかかるが、劈開面に沿った方向に力がかからず、チップが劈開面に沿って割れることがない。
【００４９】
しかし、劈開面に平行な辺２ａ，２ｂに沿って配置されるバンプ電極８数を、劈開面と直交する辺に沿って配置されるバンプ電極８数より多く形成している場合には、劈開面に平行な辺２ａ，２ｂのほうが、劈開面に直交する辺３ａ、３ｂに比べてバンプ電極数が多いため、劈開面に平行な辺２ａ，２ｂのほうが、劈開面に直交する辺３ａ、３ｂに比べて接続力が大きい。そのため、図６（ｃ）に示すように、超音波振動が劈開面と直交方向に与えられた場合、もし、劈開面に平行な辺２ａ，２ｂのうち、一方の辺２ａが、他方の辺２ｂに比べて接続強度が大きければ、ねじれ方向の歪みがチップにかかり、劈開面に沿った方向に力がかかる。そのため、図示のように、チップが劈開面に沿って割れる。
【００５０】
また、図６（ｄ）に示すように、超音波振動が劈開面に沿った方向に与えられた場合、もし、劈開面に平行な辺２ａ，２ｂのうち、一方の辺２ａが、他方の辺２ｂに比べて接続強度が大きければ、ねじれ方向の歪みがチップにかかる。そのため、劈開面に沿った方向に力がかかり、図示のように、チップが劈開面に沿って割れる。
【００５１】
上述したように、この実施形態の半導体集積回路素子によれば、劈開面に直交する辺に沿って配置されるバンプ電極数を、劈開面に平行な辺に沿って配置されるバンプ電極数より多く配置している。そのため、超音波振動を劈開面に沿う方向、或いは劈開面に沿った方向に超音波振動を与えても、劈開面に沿った方向に力がかからず、チップが劈開面に沿って割れることがない。
【００５２】
また、半導体集積回路素子の回路基板への実装において、チップに対し充分な圧力並びに超音波振動をかけることができ、チップのバンプ電極を回路基板の電極に強固に接合でき接合の信頼性が向上する。
（第２の実施形態）
次に、本発明の第２の実施形態に係わる半導体集積回路素子について、図７を参照して説明する。この実施形態は、第１の実施形態のシリコン基板に代え、ＧａＡｓ基板を用いた場合の例である。
【００５３】
なお、上記第１の実施形態と同一構成部分は、説明を省略し、異なる構成部分のみ、詳細に説明する。
【００５４】
この実施形態が、上記第１の実施形態と異なる点は、上記第１の実施形態では、ＩＣチップ１のシリコン基板２は、劈開面に平行な辺２ａ、２ｂと劈開面と直交する辺３ａ、３ｂを有しているが、この実施形態のＧａＡｓ基板では、平面形状が四角形の全ての辺が、劈開面に平行になっている。即ち、図７に示すように、ＧａＡｓウエハ５０は、オリフラに垂直、水平のどちらも劈開面となっており、このウエハ５０をＬ１，Ｌ２に沿ってダイシングして、四角形のＩＣチップ６０を切出した場合、このＩＣチップ６０におけるＧａＡｓ基板６１の四角形の全辺は、劈開面と平行になっているが、このＧａＡｓ基板６１では、オリフラに対して水平方向、即ち＜０／１１＞方向（ゼロ１バー１を意味し、／はバーを表す。）が割れ易く、垂直方向、即ち＜０／１／１＞（ゼロ１バー１バー）が割れ難い性質を示している。
【００５５】
そして、第１の実施形態では、Ａｕ電極パッド４は、前記劈開面に平行な辺２ａ、２ｂに沿って配置する電極パッド数に比べて、前記劈開面と直交する辺３ａ、３ｂに沿って配置する電極パッド数が多くなるように形成しているが、この実施形態では、Ａｕ電極パッド６３は、前記割れ易い劈開面、即ち＜０／１１＞方向と平行な辺６１ａ、６１ｂに沿って配置する電極パッド数に比べて、前記割れ難い劈開面、即ち、＜０／１／１＞方向と平行な辺６２ａ、６２ｂに沿って配置された電極パッド６３数が多くなるように配置している。以上の点で異なる以外は、上記第１の実施形態と同一構成となっている。
【００５６】
この実施形態の半導体集積回路素子においても、上記第１の実施形態と同様に、超音波振動を与えても、ＧａＡｓ基板の割れる恐れがなく、半導体集積回路素子の回路基板への実装において、チップのバンプ電極を回路基板の電極に強固に接合でき接合の信頼性が向上する効果が得られる。
【００５７】
なお、本発明は、上記実施形態に限定されるものではなく、特許請求の範囲に記載の発明の要旨を逸脱しない範囲で、種々、変形して実施しても良いことは勿論である。
【００５８】
例えば、上記実施形態では、バンプ電極は、Ａｕメッキで形成したが、Ａｕワイヤの先端部をボール状に形成し、電極パッドにボンディングした後、そのワイヤを引きちぎることにより、ボール部を残してバンプ電極としても良い。
【００５９】
また、バンプ電極は、Ａｕに限らず、Ｃｕ、Ｎｉ、Ｐｄ、Ａｇ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅ、Ｓｎ，Ｐｂのうちのいずれか１つ、或いはこれらの合金、化合物、または混合物のいずれか１つから形成しても良い。
【００６０】
【発明の効果】
上述から明らかのように、本発明では、半導体基板がシリコン基板の場合には、劈開面に直交する辺に沿って配置されるバンプ電極数を、劈開面に平行な辺に沿って配置されるバンプ電極数より多く配置している。また、ＧａＡｓ等の化合物半導体基板の場合には、割れ難い劈開面と平行な辺に沿って配置するバンプ電極数を、割れ易い劈開面と平行な辺に沿って配置されたバンプ電極数が多く配置している。そのため、超音波振動を与えても、チップが割れることがなく、半導体集積回路素子の回路基板への実装において、チップに対し充分な圧力並びに超音波振動をかけることができ、チップのバンプ電極を回路基板の電極に強固に接合でき接合の信頼性が向上する。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の第１の実施形態に係わる半導体集積回路素子の平面図、図１（ｂ）は、図１（ａ）のＩ−Ｉ’線に沿って切断し、矢印方向より眺めた断面図。
【図２】本発明の第１の実施形態に係わる半導体集積回路素子の製造に用いられるウエハの外観図。
【図３】本発明の第１の実施形態に係わる半導体集積回路素子の製造に用いられるレチクルの一部を示す概略図。
【図４】本発明の第１の実施形態に係わる半導体集積回路素子の製造工程を示す工 程断面図。
【図５】本発明の第１の実施形態に係わる半導体集積回路素子を回路基板に実装した状態を示す断面図。
【図６】半導体集積回路装置を回路基板に実装する際における半導体基板の割れを説明するための説明図。
【図７】本発明の第２の実施形態に係わる半導体集積回路素子の製造に用いられるウエハの外観図。
【図８】本発明の第２の実施形態に係わる半導体集積回路素子の平面図。
【符号の説明】
１…半導体集積回路素子（ＩＣチップ）、
２…シリコン基板、
２ａ、２ｂ…劈開面と平行な辺、
３ａ、３ｂ…劈開面と直交する辺、
４…電極パッド、
５…パシベーション膜、
６…開孔部、
７…バリアメタル、
７ａ…Ｔｉ層、
７ｂ…Ａｕ層、
８、６３…突起電極（バンプ電極）、
１０、５０…ウエハ、
１１…オリフラ、
２０…Ａｕ層、
２１…レジスト層、
２２…開口部、
３０…回路基板、
３１…電極、
４０…封止樹脂、
４１…モールド体、
６１…ＧａＡｓ基板、
６１ａ、６１ｂ…割れ易い劈開面と平行な辺、
６２ａ、６２ｂ…割れ難い劈開面と平行な辺、
Ａ−Ａ’…劈開面
Ｌ１、Ｌ２…ダイシングライン。
【発明の属する技術分野】
本発明は、半導体基板上に複数の突起電極（いわゆるバンプ電極）が設けられた半導体集積回路素子に関する。
【０００２】
【従来の技術】
近年、電子機器においては、回路構成を小型化及びコンパクト化することが望まれており、そのために半導体集積回路素子（いわゆるＩＣチップ）を高密度実装する技術が重要なポイントになっている。こうした高密度実装を実現するための技術として、現在、ＩＣチップのバンプ電極を回路基板の電極に接合するフリップチップ実装が注目されている。
【０００３】
このフリップチップ実装では、ＩＣチップは、平面形状が四角形のシリコン基板の一主面にその外周に沿って複数のＡｕバンプ電極が形成されている。
【０００４】
一方、このＩＣチップを実装する回路基板は、ガラスエポキシ又はセラミック基板の一主面にＩＣチップ実装用の電極を含む配線パターンが形成されている。そしてこの回路基板の電極にＩＣチップのＡｕバンプ電極を位置合わせして、ＩＣチップに加圧及び超音波振動を与えることにより、ＩＣチップのＡｕバンプ電極と回路基板の電極とを接合した後、ＩＣチップと回路基板との間に封止樹脂を流し込んで硬化させることにより、Ａｕバンプ電極と電極との接合部分を保護すると共に、接合強度を確保してなる。
【０００５】
【発明が解決しようとする課題】
しかし、ＩＣチップを回路基板に実装するに当たり、ＩＣチップはＡｕバンプ電極が潰れるほどの強い力で加圧されると共に超音波振動が与えられるために、しばしばＩＣチップのシリコン基板にクラックが発生し、信頼性に問題があった。
【０００６】
本発明は、上記課題に鑑みなされたもので、半導体集積回路素子を回路基板に実装する際、半導体基板のクラックの恐れがなく、信頼性の高い半導体集積回路素子を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明者は、種々の研究並びに実験を行った結果、半導体基板にバンプ電極を設けた半導体集積回路素子を、そのバンプ電極が潰れるほどの強い圧力及び超音波振動を加えて回路基板に実装する半導体集積回路素子において、実装時の半導体基板のクラックが、半導体基板の劈開面とバンプ電極とに起因することを見出した。
【０００８】
即ち、劈開面に平行な辺と劈開面と直交する辺とを有する平面形状が四角形のシリコン基板では、劈開面と直交する辺に沿って配置されるバンプ電極数が、劈開面に平行な辺に沿って配置されるバンプ電極数より少ない場合には、劈開面に沿ってシリコン基板にクラックが発生するが、逆に劈開面と直交する辺に沿って配置されるバンプ電極数が、劈開面に平行な辺におけるバンプ電極数より多い場合には、クラックが発生しない。
【０００９】
また、化合物半導体基板、例えばＧａＡｓ基板では、四角形の全ての辺が、劈開面と平行となるが、この場合にも割れ（クラック）易い方向と割れ難い方向が存在する。従って、割れ難い劈開面と平行な辺に沿って配置されるバンプ電極数が、割れ易い劈開面と平行な辺に沿って配置されるバンプ電極数より少ない場合には、クラックが発生するが、逆に割れ難い劈開面と平行な辺に沿って配置されるバンプ電極数が、割れ易い劈開面と平行な辺に沿って配置されるバンプ電極数より多い場合には、クラックが発生しないことを見出し、本発明の半導体集積回路素子及びその実装方法を発明するに至った。
【００１０】
まず、上記目的を達成するために、第１の発明の半導体集積回路素子では、一主面を有し、且つ劈開面に平行な辺と劈開面と直交する辺とを有する平面形状が四角形のシリコン基板と、前記シリコン基板の各辺に沿って前記一主面に配置された複数の突起電極とを備え、前記劈開面と直交する辺に沿って配置された前記突起電極が、前記劈開面に平行な辺に沿って配置された前記突起電極より数多く配置されていることを特徴としている。
【００１１】
また、第２の発明の半導体集積回路素子は、一主面を有し、且つ劈開面に平行な辺と劈開面と直交する辺とを有する平面形状が四角形のシリコン基板と、前記シリコン基板の各辺に沿って前記一主面に配置された複数の突起電極とを備え、当該突起電極を回路基板上の対応する電極と接合するようにして前記配線基板上に実装される半導体集積回路素子において、前記劈開面と直交する辺に沿って配置された前記突起電極が、前記劈開面に平行な辺に沿って配置された前記突起電極より数多く配置されていることを特徴としている。
【００１２】
更に、第３の発明の半導体集積回路素子は、一主面を有し、且つ割れ易い劈開面に平行な辺と割れ難い劈開面に平行な辺とを有する平面形状が四角形の化合物半導体基板と、前記化合物半導体基板の各辺に沿って前記一主面に配置された複数の突起電極とを備え、前記割れ難い劈開面と平行な辺に沿って配置された前記突起電極が、前記割れ易い劈開面に平行な辺に沿って配置された前記突起電極より数多く配置されていることを特徴としている。
【００１３】
更にまた、第４の発明の半導体集積回路素子は、一主面を有し、且つ割れ易い劈開面に平行な辺と割れ難い劈開面に平行な辺とを有する平面形状が四角形の化合物半導体基板と、前記化合物半導体基板の各辺に沿って前記一主面に配置された複数の突起電極とを備え、当該突起電極を回路基板上の対応する電極に接合するようにして前記配線基板上に実装される半導体集積回路素子において、前記割れ難い劈開面と平行な辺に沿って配置された前記突起電極が、前記割れ易い劈開面に平行な辺に沿って配置された前記突起電極より数多く配置されていることを特徴としている。
【００１４】
なお、上記発明において、具体的には、前記金属バンプは、Ａｕ、Ｃｕ、Ｎｉ、Ｐｄ、Ａｇ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅ、Ｓｎ，Ｐｂこれらの合金、化合物、または混合物のうちから選択されたいずれか１つの材料から構成する。
【００１５】
また、第３及び第４の発明において、前記化合物半導体基板は、ＧａＡｓ材料から構成する。
【００１６】
これらの発明によれば、超音波振動を与えても、チップが割れることがなく、半導体集積回路素子の回路基板への実装において、チップに対し充分な圧力並びに超音波振動をかけることができ、チップのバンプ電極を回路基板の電極に強固に接合でき接合の信頼性が向上する。半導体集積回路素子を回路基板に実装する際に、半導体基板のクラックの恐れがなく、信頼性の高い半導体集積回路素子を提供することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態（以下、実施形態と称する）に係わる半導体集積回路素子について、図面を参照して説明する。
（第１の実施形態）
まず、図１を参照して、本発明の実施の形態に係わる半導体集積回路素子について説明する。この実施形態では、半導体基板がシリコンからなる場合の例である。
【００１８】
図１（Ａ）は、その半導体集積回路素子の平面図、図１（Ｂ）は、図１（Ａ）のＩ―Ｉ’線に沿って切断し、矢印方向より眺めた断面図である。
【００１９】
図１に示すように、半導体集積回路素子、いわゆるＩＣチップ１は、平面形状が四角形のシリコン基板２を有する。このシリコン基板２は、劈開面に平行な辺２ａ、２ｂと劈開面と直交する辺３ａ、３ｂを有している。そして、このこのシリコン基板２は、内部には多数の回路素子が形成されており、一主面にはこれら回路素子に電気的に接続されてなる多数のＡｕ電極パッド４が四角形の外周に沿って形成されている。
【００２０】
このＡｕ電極パッド４は、前記劈開面に平行な辺２ａ、２ｂに沿って配置する電極パッド数に比べて、前記劈開面と直交する辺３ａ、３ｂに沿って配置する電極パッド数が多くなるように形成している。図１（Ａ）では、説明を簡略にするために、Ａｕ電極パッド４は、前記劈開面と直交する辺３ａ、３ｂに４個、前記劈開面に平行な辺２ａ、２ｂに２個のみを示すが、実際にはいずれも多数個設けられている。
【００２１】
このＡｕ電極パッド４の表面を含む前記シリコン基板２の一主面上には、絶縁物からなるパシベーション膜５が形成されている。このパシベーション膜５は、Ａｕ電極パッド４の一部を露出するための開口部６を有している。
【００２２】
各開口部６より露出されたＡｕ電極パッド４の表面及び開口部６の周辺部のパシベーション膜５に跨ってＴｉ層７ａ／Ａｕ層７ｂの積層構造のバリアメタル層７が、各々、形成されている。
【００２３】
各バリアメタル層７上には、Ａｕ突起電極（バンプ電極）８が、各々、形成されている。これにより、図１（Ａ）に示すように、シリコン基板２の劈開面に平行な辺２ａ、２ｂには、各々、２個のＡｕバンプ電極８が形成され、一方、劈開面に直交する辺３ａ、３ｂには、各々、４個のＡｕバンプ電極８が形成され、Ａｕバンプ電極８は、前記劈開面に平行な辺２ａ、２ｂに配置されるバンプ電極８数に対して劈開面と直交する辺３ａ、３ｂに配置されるバンプ電極８数を多く配置している。
【００２４】
次に、図２乃至図４を参照して、このＩＣチップの製造方法を説明する。
【００２５】
図２は、そのＩＣチップが形成されるウエハの外観図であり、図２（ａ）は、オリエンテーションフラット（以下、オリフラと称する）１０が劈開面Ａ−Ａ’に平行な、いわゆるオリフラ平行品ウエハを示し、また図２（ｂ）は、オリフラ１０が劈開面Ａ−Ａ’に対して４５度傾いている、いわゆるオリフラ４５度品ウエハ場合を示している。
【００２６】
まず、直径７５ｍｍ、厚さ２５０μｍを有する、オリフラ平行品のシリコンウエハ１０、或いはオリフラ４５度品のシリコンウエハ１０のいずれかを用意する。
【００２７】
オリフラ平行品のシリコンウエハ１０を用いる場合には、図２（ａ）に示すように、オリフラに平行にＩＣチップ１が形成される。一方、オリフラ４５度品のシリコンウエハ１０を用いる場合には、図２（ｂ）に示すように、オリフラから４５度傾いた方向にＩＣチップ１が形成される。いずれのシリコンウエハ１０においても、一方のダイシングラインＬ１を劈開面Ａ−Ａ’に沿い、他方のダイシングラインＬ２を劈開面と直交するように設ける。これにより、前記ダイシングラインＬ１、Ｌ２で囲まれる四角形（図示の枠）のＩＣチップ１の形成領域において、前記一方のダイシングラインＬＩの沿う辺は、劈開面Ａ−Ａ’と平行で、且つ前記他方のダイシングラインＬ２に沿う辺は、劈開面Ａ−Ａ’と直交してなる。
【００２８】
次いで、シリコンウエハの各ＩＣチップ形成領域に、周知の酸化、拡散、リソグラフィ技術等のいくつかの処理工程により回路素子、これらを電気的に接続する配線層等を形成するが、このリソグラフィ技術には、図３に示すレチクル（マスク）が用いられる。
【００２９】
図３は、そのＩＣチップを形成する際に用いるレチクルの一部を示す概略図であり、図３（ａ）はオリフラ平行品ウエハに対応するレチクル、図３（ｂ）はオリフラ４５度品ウエハに対応するレチクルを示している。図３（ａ），（ｂ）に示す枠の１つ１つがＩＣチップに対応し、各ＩＣチップ内の四角部分が電極パッドに対応する。
【００３０】
次いで、各チップ領域の主表面に、図示せぬ集積回路に接続する電極パッドとなる金属層、例えばＡｕ層を形成するが、これ以後の製造工程については、
図４に示すＩＣチップの製造工程の要部の工程断面図を参照して説明する。
【００３１】
まず、図４（ａ）に示すように、各チップ領域のシリコン基板２の主表面に、電極パッドとなる金属層、例えばＡｕ層２０を形成する。
【００３２】
次いで、図４（ｂ）に示すように、前記Ａｕ層２０を、図示せぬレジスト層をマスクに用いてエッチングし、ＩＣチップの外周に沿って複数の電極パッド４を形成する。
【００３３】
この電極パッド４は、前記劈開面に平行な辺２ａ、２ｂに沿って配置された電極パッド数に対して劈開面と直交する辺３ａ、３ｂに沿って配置された電極パッド数が多くなるように形成している。図１（ａ）では、説明を簡略にするために、電極パッド４は、劈開面と直交する辺３ａ、３ｂに４個、劈開面に平行な辺２ａ、２ｂに２個のみを示すが、実際にはいずれも多数個設けられている。
【００３４】
次いで、図４（ｃ）に示すように、前記電極パッド４の表面を含むシリコン基板表面上にパシベーション膜５を形成する。
【００３５】
次いで、図４（ｄ）に示すように、前記パシベーション膜５を、図示せぬレジスト層をマスクに用いてエッチングし、前記電極パッド４の所定領域の表面を露出させる開孔部６を形成する。
【００３６】
次いで、図４（ｅ）に示すように、前記開孔部６から露出した前記電極パッド４の表面上、及び前記開孔部６の側壁を含む前記パシベーション膜５の表面上に、第１のバリアメタルとしての、Ｔｉ層７ａ、及び第２のバリアメタルとしてのＡｕ層７ｂを順次スパッタ法により形成する。
【００３７】
次いで、図４（ｆ）に示すように、前記Ａｕ層７ｂの上にレジストを塗付してレジスト層２１を形成する。次いで、前記電極パッド４の上部に位置するレジスト層２１の部分を写真即刻により除去して、前記Ａｕ層７ｂの表面が露出する開口部２２を形成する。
【００３８】
次いで、図４（ｇ）に示すように、前記開口部２２内に、Ａｕでなるバンプ電極８を、バリアメタル７をメッキ電極に用いた電解メッキにより形成する。前記バンプ電極８の高さの一例は３０ｎｍである。また、この実施形態では、平面形状は円形であるが、この形状は、開口部の形状に依存する。
【００３９】
次いで、図４（ｈ）に示すように、前記レジスト層２１を除去し、前記バンプ電極８を前記Ａｕ層７ｂの上に残す。
【００４０】
次いで、図４（ｉ）に示すように、前記電極パッド８どうしの短絡を防ぐために、Ａｕ層７ｂ及びＴｉ層７ａからなるバリアメタル７を前記バンプ電極８の下の部分のみ残し、他の部分はウエットエッチングにより除去する。
最後に、図２に示すように、劈開面に平行にダイシングすると共に、劈開面と直交する方向にダイシングして、個々のＩＣチップ１を切り出す。
【００４１】
これにより、図１に示すように、劈開面に平行な辺と劈開面と直交した辺とを有する四角形のシリコン基板２を有し、劈開面に平行な辺には２個のバンプ電極８が形成され、劈開面と直交する辺にはそれよりも多い数の４個のバンプ電極８が形成されたＩＣチップ１が製造される。
【００４２】
次に、図５を参照して、上記ＩＣチップを回路基板に実装する方法について説明する。
【００４３】
まず、図５（ａ）に示すように、予めＩＣチップ１のバンプ電極８と対応する電極３１がパターン形成された回路基板３０の上方に、コレットと称するＩＣチップ支持部材により保持された前記ＩＣチップ１を位置させ、前記ＩＣチップ１の前記バンプ電極８と前記回路基板３０の前記電極３１とを対向させて位置決めする。
【００４４】
この後、前記ＩＣチップ１を前記回路基板３０側に加圧すると共に超音波振動を加えて前記ＩＣチップ１の前記バンプ電極８と前記回路基板３０の前記電極８とを接合する。この時、前記ＩＣチップ１の劈開面と平行方向、或いは直交方向に超音波振動を与える。この超音波接続の条件としては、出力１Ｗ、時間０．５ｓｅｃ、荷重０．４Ｎ／個バンプ、基板ステージ温度１５０℃で行う。
【００４５】
最後に、前記ＩＣチップ１と前記回路基板３０の間にシリコーン樹脂等の封止樹脂４０を流し込んで硬化させることにより、前記バンプ電極８と電極３１の接合部分を保護する共に、接合強度を確保する。
【００４６】
また、図５（ｂ）に示すように、更に、ＩＣチップ全体をエポキシ樹脂等のモールド体で封止する。このようにして、ＩＣはバンプ電極を介して回路基板上に実装される。
【００４７】
上記実施形態の半導体集積回路素子によれば、以下の作用効果が得られる。
即ち、図６（ａ）に示すように、劈開面に直交する辺３ａ、３ｂに沿って配置されたバンプ電極８数を、劈開面に平行な辺２ａ、２ｂに沿って配置されたバンプ電極８数より多く形成している。そのため、超音波振動（ＵＳ）を劈開面に沿う方向に与えても、劈開面に直交する辺３ａ、３ｂにおける接続力が劈開面に平行な辺２ａ、２ｂに比べて大きく、劈開面に沿った歪みはかからない。もし、劈開面に直交する辺３ａ、３ｂのうち、一方の辺３ａが、他方の辺３ｂに比べて接続強度が大きければ、ねじれ方向の歪みがチップにかかるが、劈開面に沿った方向に力がかからないため、チップが劈開面に沿って割れることがない。
【００４８】
また、図６（ｂ）に示すように、超音波振動を劈開面と直交方向に与えても、劈開面に直交する辺３ａ、３ｂにおける接続力が劈開面に平行な辺２ａ、２ｂに比べて大きいため、もし、劈開面に直交する辺３ａ、３ｂのうち、一方の辺３ａが、他方の辺３ｂに比べて接続強度が大きい場合でも、チップに歪みがかかるが、劈開面に沿った方向に力がかからず、チップが劈開面に沿って割れることがない。
【００４９】
しかし、劈開面に平行な辺２ａ，２ｂに沿って配置されるバンプ電極８数を、劈開面と直交する辺に沿って配置されるバンプ電極８数より多く形成している場合には、劈開面に平行な辺２ａ，２ｂのほうが、劈開面に直交する辺３ａ、３ｂに比べてバンプ電極数が多いため、劈開面に平行な辺２ａ，２ｂのほうが、劈開面に直交する辺３ａ、３ｂに比べて接続力が大きい。そのため、図６（ｃ）に示すように、超音波振動が劈開面と直交方向に与えられた場合、もし、劈開面に平行な辺２ａ，２ｂのうち、一方の辺２ａが、他方の辺２ｂに比べて接続強度が大きければ、ねじれ方向の歪みがチップにかかり、劈開面に沿った方向に力がかかる。そのため、図示のように、チップが劈開面に沿って割れる。
【００５０】
また、図６（ｄ）に示すように、超音波振動が劈開面に沿った方向に与えられた場合、もし、劈開面に平行な辺２ａ，２ｂのうち、一方の辺２ａが、他方の辺２ｂに比べて接続強度が大きければ、ねじれ方向の歪みがチップにかかる。そのため、劈開面に沿った方向に力がかかり、図示のように、チップが劈開面に沿って割れる。
【００５１】
上述したように、この実施形態の半導体集積回路素子によれば、劈開面に直交する辺に沿って配置されるバンプ電極数を、劈開面に平行な辺に沿って配置されるバンプ電極数より多く配置している。そのため、超音波振動を劈開面に沿う方向、或いは劈開面に沿った方向に超音波振動を与えても、劈開面に沿った方向に力がかからず、チップが劈開面に沿って割れることがない。
【００５２】
また、半導体集積回路素子の回路基板への実装において、チップに対し充分な圧力並びに超音波振動をかけることができ、チップのバンプ電極を回路基板の電極に強固に接合でき接合の信頼性が向上する。
（第２の実施形態）
次に、本発明の第２の実施形態に係わる半導体集積回路素子について、図７を参照して説明する。この実施形態は、第１の実施形態のシリコン基板に代え、ＧａＡｓ基板を用いた場合の例である。
【００５３】
なお、上記第１の実施形態と同一構成部分は、説明を省略し、異なる構成部分のみ、詳細に説明する。
【００５４】
この実施形態が、上記第１の実施形態と異なる点は、上記第１の実施形態では、ＩＣチップ１のシリコン基板２は、劈開面に平行な辺２ａ、２ｂと劈開面と直交する辺３ａ、３ｂを有しているが、この実施形態のＧａＡｓ基板では、平面形状が四角形の全ての辺が、劈開面に平行になっている。即ち、図７に示すように、ＧａＡｓウエハ５０は、オリフラに垂直、水平のどちらも劈開面となっており、このウエハ５０をＬ１，Ｌ２に沿ってダイシングして、四角形のＩＣチップ６０を切出した場合、このＩＣチップ６０におけるＧａＡｓ基板６１の四角形の全辺は、劈開面と平行になっているが、このＧａＡｓ基板６１では、オリフラに対して水平方向、即ち＜０／１１＞方向（ゼロ１バー１を意味し、／はバーを表す。）が割れ易く、垂直方向、即ち＜０／１／１＞（ゼロ１バー１バー）が割れ難い性質を示している。
【００５５】
そして、第１の実施形態では、Ａｕ電極パッド４は、前記劈開面に平行な辺２ａ、２ｂに沿って配置する電極パッド数に比べて、前記劈開面と直交する辺３ａ、３ｂに沿って配置する電極パッド数が多くなるように形成しているが、この実施形態では、Ａｕ電極パッド６３は、前記割れ易い劈開面、即ち＜０／１１＞方向と平行な辺６１ａ、６１ｂに沿って配置する電極パッド数に比べて、前記割れ難い劈開面、即ち、＜０／１／１＞方向と平行な辺６２ａ、６２ｂに沿って配置された電極パッド６３数が多くなるように配置している。以上の点で異なる以外は、上記第１の実施形態と同一構成となっている。
【００５６】
この実施形態の半導体集積回路素子においても、上記第１の実施形態と同様に、超音波振動を与えても、ＧａＡｓ基板の割れる恐れがなく、半導体集積回路素子の回路基板への実装において、チップのバンプ電極を回路基板の電極に強固に接合でき接合の信頼性が向上する効果が得られる。
【００５７】
なお、本発明は、上記実施形態に限定されるものではなく、特許請求の範囲に記載の発明の要旨を逸脱しない範囲で、種々、変形して実施しても良いことは勿論である。
【００５８】
例えば、上記実施形態では、バンプ電極は、Ａｕメッキで形成したが、Ａｕワイヤの先端部をボール状に形成し、電極パッドにボンディングした後、そのワイヤを引きちぎることにより、ボール部を残してバンプ電極としても良い。
【００５９】
また、バンプ電極は、Ａｕに限らず、Ｃｕ、Ｎｉ、Ｐｄ、Ａｇ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅ、Ｓｎ，Ｐｂのうちのいずれか１つ、或いはこれらの合金、化合物、または混合物のいずれか１つから形成しても良い。
【００６０】
【発明の効果】
上述から明らかのように、本発明では、半導体基板がシリコン基板の場合には、劈開面に直交する辺に沿って配置されるバンプ電極数を、劈開面に平行な辺に沿って配置されるバンプ電極数より多く配置している。また、ＧａＡｓ等の化合物半導体基板の場合には、割れ難い劈開面と平行な辺に沿って配置するバンプ電極数を、割れ易い劈開面と平行な辺に沿って配置されたバンプ電極数が多く配置している。そのため、超音波振動を与えても、チップが割れることがなく、半導体集積回路素子の回路基板への実装において、チップに対し充分な圧力並びに超音波振動をかけることができ、チップのバンプ電極を回路基板の電極に強固に接合でき接合の信頼性が向上する。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の第１の実施形態に係わる半導体集積回路素子の平面図、図１（ｂ）は、図１（ａ）のＩ−Ｉ’線に沿って切断し、矢印方向より眺めた断面図。
【図２】本発明の第１の実施形態に係わる半導体集積回路素子の製造に用いられるウエハの外観図。
【図３】本発明の第１の実施形態に係わる半導体集積回路素子の製造に用いられるレチクルの一部を示す概略図。
【図４】本発明の第１の実施形態に係わる半導体集積回路素子の製造工程を示す工 程断面図。
【図５】本発明の第１の実施形態に係わる半導体集積回路素子を回路基板に実装した状態を示す断面図。
【図６】半導体集積回路装置を回路基板に実装する際における半導体基板の割れを説明するための説明図。
【図７】本発明の第２の実施形態に係わる半導体集積回路素子の製造に用いられるウエハの外観図。
【図８】本発明の第２の実施形態に係わる半導体集積回路素子の平面図。
【符号の説明】
１…半導体集積回路素子（ＩＣチップ）、
２…シリコン基板、
２ａ、２ｂ…劈開面と平行な辺、
３ａ、３ｂ…劈開面と直交する辺、
４…電極パッド、
５…パシベーション膜、
６…開孔部、
７…バリアメタル、
７ａ…Ｔｉ層、
７ｂ…Ａｕ層、
８、６３…突起電極（バンプ電極）、
１０、５０…ウエハ、
１１…オリフラ、
２０…Ａｕ層、
２１…レジスト層、
２２…開口部、
３０…回路基板、
３１…電極、
４０…封止樹脂、
４１…モールド体、
６１…ＧａＡｓ基板、
６１ａ、６１ｂ…割れ易い劈開面と平行な辺、
６２ａ、６２ｂ…割れ難い劈開面と平行な辺、
Ａ−Ａ’…劈開面
Ｌ１、Ｌ２…ダイシングライン。
Claims (6)
- 一主面を有し、且つ劈開面に平行な辺と劈開面と直交する辺とを有する平面形状が四角形のシリコン基板と、
前記シリコン基板の各辺に沿って前記一主面に配置された複数の突起電極とを備え、
前記劈開面と直交する辺に沿って配置された前記突起電極が、前記劈開面に平行な辺に沿って配置された前記突起電極より数多く配置されていることを特徴とする半導体集積回路素子。 - 一主面を有し、且つ劈開面に平行な辺と劈開面と直交する辺とを有する平面形状が四角形のシリコン基板と、
前記シリコン基板の各辺に沿って前記一主面に配置された複数の突起電極とを備え、
当該突起電極を回路基板上の対応する電極に接合するようにして前記配線基板上に実装される半導体集積回路素子において、
前記劈開面と直交する辺に沿って配置された前記突起電極が、前記劈開面に平行な辺に沿って配置された前記突起電極より数多く配置されていることを特徴とする半導体集積回路素子。 - 一主面を有し、且つ割れ易い劈開面に平行な辺と割れ難い劈開面に平行な辺とを有する平面形状が四角形の化合物半導体基板と、
前記化合物半導体基板の各辺に沿って前記一主面に配置された複数の突起電極とを備え、
前記割れ難い劈開面と平行な辺に沿って配置された前記突起電極が、前記割れ易い劈開面に平行な辺に沿って配置された前記突起電極より数多く配置されていることを特徴とする半導体集積回路素子。 - 一主面を有し、且つ割れ易い劈開面に平行な辺と割れ難い劈開面に平行な辺とを有する平面形状が四角形の化合物半導体基板と、
前記化合物半導体基板の各辺に沿って前記一主面に配置された複数の突起電極とを備え、
当該突起電極を回路基板上の対応する電極に接合するようにして前記配線基板上に実装される半導体集積回路素子において、
前記割れ難い劈開面と平行な辺に沿って配置された前記突起電極が、前記割れ易い劈開面に平行な辺に沿って配置された前記突起電極より数多く配置されていることを特徴とする半導体集積回路素子。 - 前記化合物半導体基板が、ＧａＡｓ材料からなることを特徴とする請求項３、又は４に記載の半導体集積回路素子。
- 前記突起電極が、Ａｕ、Ｃｕ、Ｎｉ、Ｐｄ、Ａｇ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅ、Ｓｎ，Ｐｂのうちから選択されたいずれか１つ、或いはこれらの合金、化合物、または混合物から選択されたいずれか１つからなることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路素子。
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