JPH0371654A - チップ分離方法 - Google Patents

チップ分離方法

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Publication number
JPH0371654A
JPH0371654A JP1208248A JP20824889A JPH0371654A JP H0371654 A JPH0371654 A JP H0371654A JP 1208248 A JP1208248 A JP 1208248A JP 20824889 A JP20824889 A JP 20824889A JP H0371654 A JPH0371654 A JP H0371654A
Authority
JP
Japan
Prior art keywords
wafer
circuit
chips
pressure
circuits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1208248A
Other languages
English (en)
Inventor
Masahiro Suda
須田 政弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP1208248A priority Critical patent/JPH0371654A/ja
Publication of JPH0371654A publication Critical patent/JPH0371654A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はチップ分離方法に・関し、特に、圧力センサや
加速度センサのチップように、三次元加工されたり、薄
膜部分を有する構造を持つウェハのチップ分離方法に関
する。
〔従来の技術〕
従来、この種のチップ分離方法は、ウェハに回路を形成
するのと同時に、回路を形成する面にチップ分離に必要
な目合せマークを形成した後、この目合せマークを用い
て回路形成面よりダイシングしてチップ分離する方法と
なっていた。
〔発明が解決しようとする課題〕
上述した従来のチップ分離方法としては、回路を形成し
た面よりダイシングし、チップ分離する方法がとられて
いるので、圧力センサや加速度センサのように、三次元
加工されたり薄膜部分を有する構造を持つウェハの場合
、ダイシング中に、切削水や冷却水の水圧で、三次元加
工部や薄膜部分が破損するという欠点がある。
上述した従来のチップ分離方法に対し、本発明は、回路
の構成されていない面に目合せマークを形成しこの目合
せマークを用いて、回路の形成されていない面より、ダ
イシングしてチップ分離するという相違点を有する。
〔課題を解決するための手段〕
本発明のチップ分離方法は、半導体ウェハの回路の形成
されていない面に、回路を形成した面の回路に対応して
目合せマークを形成し、この目合せマークを用いて回路
の形成されていない面よりダイシングしてチップ分離す
るものである。
〔実施例〕
次に本発明について図面を参照して説明する。
第1図(a)、(b)は本発明の第1の実施例を説明す
るための、圧力センサ用の回路を形成したウェハの平面
図及びA−A線断面図である。
第1図において、ウェハ1は表面2に圧力センサに必要
な回路を形成した後、この回路に対応して裏面3より感
圧部分となるダイアフラム4を異方性エツチングにより
形成している。ダイアフラム4は(100)面のウェハ
1の<110>方向の4辺で囲まれた正方形ダイアプラ
ムである。
目合せマーク5はダイアフラム4間に中心部を格子状に
形成しているため、目合せマーク5の幅を調整すること
により種々の深さの目合せマーク5がダイアフラム4を
異方性エツチングで形成すると同時に形成できる。次に
この目合せマーク5を用いて、回路の形成されていない
裏面より、ダイシングしてチップ分離する。
第2図(a)〜(C)は本発明の第2の実施例を説明す
るための圧力センサ用の回路を形成したウェハの平面図
、B−B線断面図及びC−C線断面図である。
第2図(a)〜(c)において、ウェハ21は表面22
に圧力センサに必要な回路を形成した後、回路に対応し
て裏面23より感圧部分となるダイアフラム24を異方
性エツチングにより形成している。ダイアフラム24は
(100)面のウェハ21の(100>方向の4辺で囲
まれた正方形ダイアフラムである。
目合せマーク25はダイアフラム24間の中心部にく1
10〉方向の4辺もしくは十文字で囲まれた形状をして
いるため、目合せマーク25の幅を調整することにより
、種々の深さの目合せマーク25がダイアフラム24を
異方性エツチングで形成すると同時に形成できる0次に
この目合せマーク25を用いて、回路の形成されていな
い面より、ダイシングしてチップ分離する。
上述したチップ分離方法は一実施例であり、目合せマー
クの形状、形成方法は、回路の形成されていない面に回
路を形成した面の回路に対応して目合せマークが形成さ
れればよく、上述した形状に限定されるものではない。
またウェハの面方位についても一実施例であり、これに
限定されるものではない。
〔発明の効果〕
以上説明したように本発明は、半導体ウェハの回路の形
成されていない面に、回路を形成した面の回路に対応し
て、目合せマークを形成し、この目合せマークを用いて
回路の形成されていない面より、ダイシングしてチップ
分離することにより、薄膜部分を有する構造を持つウェ
ハでもダイシング中の切削水や冷却水の水圧での三次元
加工部や薄膜部分の破損を少なくおさえてチップ分離で
きる効果がある。
を説明するためのウェハの平面図及び断面図、第2図(
a)〜(c)は本発明の第2の実施例を説明するための
ウェハの平面図及び断面図である。
1.21・・・ウェハ、2,22・・・表面、3,23
・・・裏面、4,24・・・ダイアフラム、5.25・
・・目合せマーク。

Claims (1)

    【特許請求の範囲】
  1. 半導体ウェハの回路の形成されていない面に、回路を形
    成した面の回路に対応して目合せマークを形成し、この
    目合せマークを用いて回路の形成されていない面よりダ
    イシングしてチップ分離することを特徴とするチップ分
    離方法。
JP1208248A 1989-08-11 1989-08-11 チップ分離方法 Pending JPH0371654A (ja)

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Application Number Priority Date Filing Date Title
JP1208248A JPH0371654A (ja) 1989-08-11 1989-08-11 チップ分離方法

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JPH0371654A true JPH0371654A (ja) 1991-03-27

Family

ID=16553108

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JP1208248A Pending JPH0371654A (ja) 1989-08-11 1989-08-11 チップ分離方法

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JP (1) JPH0371654A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5362681A (en) * 1992-07-22 1994-11-08 Anaglog Devices, Inc. Method for separating circuit dies from a wafer
JP2008187148A (ja) * 2007-01-31 2008-08-14 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法およびマーキング装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5362681A (en) * 1992-07-22 1994-11-08 Anaglog Devices, Inc. Method for separating circuit dies from a wafer
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