JP2001135639A - 半導体装置およびその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 ボンディングパッドを構成する導電膜とその
下部の絶縁膜との剥がれを防止する。 【解決手段】 ボンディングパッドＢＰの下層に複数の
多結晶シリコン片５ｂ、５ｂ．．．を格子状に配置した
パターンで構成される多結晶シリコン層５Ｂを形成し、
その上部にバリアメタル膜１３を形成することにより、
バリアメタル膜１３と多結晶シリコン層５Ｂとの界面の
接着強度を向上させ、ボンディングパッドＢＰの剥がれ
を確実に防止する。
下部の絶縁膜との剥がれを防止する。 【解決手段】 ボンディングパッドＢＰの下層に複数の
多結晶シリコン片５ｂ、５ｂ．．．を格子状に配置した
パターンで構成される多結晶シリコン層５Ｂを形成し、
その上部にバリアメタル膜１３を形成することにより、
バリアメタル膜１３と多結晶シリコン層５Ｂとの界面の
接着強度を向上させ、ボンディングパッドＢＰの剥がれ
を確実に防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、ボンディングパッドとその
下層の絶縁膜との接着性の向上に適用して有効な技術に
関する。
その製造技術に関し、特に、ボンディングパッドとその
下層の絶縁膜との接着性の向上に適用して有効な技術に
関する。
【０００２】
【従来の技術】集積回路が形成された半導体基板（チッ
プ）の最上層部には、外部装置との電気的な接続を取る
ための複数のボンディングパッド（外部端子）が形成さ
れる。これらのボンディングパッドは、配線材料を使っ
て形成され、通常はバリアメタル膜とＡｌ合金膜との積
層膜からなる。
プ）の最上層部には、外部装置との電気的な接続を取る
ための複数のボンディングパッド（外部端子）が形成さ
れる。これらのボンディングパッドは、配線材料を使っ
て形成され、通常はバリアメタル膜とＡｌ合金膜との積
層膜からなる。
【０００３】バリアメタル膜は、Ａｌ合金膜のマイグレ
ーションに起因する配線の断線を防止したり、ＭＩＳＦ
ＥＴ(Metal Insulator Semiconductor Field Effect Tr
ansistor) のソース、ドレインと電気的に接続される配
線のコンタクト抵抗を低減したりする目的で設けられ、
例えばＴｉ、ＴｉＮ、ＴｉＷ、ＭｏＳｉのような耐熱性
の高い高融点金属またはその化合物によって構成され
る。
ーションに起因する配線の断線を防止したり、ＭＩＳＦ
ＥＴ(Metal Insulator Semiconductor Field Effect Tr
ansistor) のソース、ドレインと電気的に接続される配
線のコンタクト抵抗を低減したりする目的で設けられ、
例えばＴｉ、ＴｉＮ、ＴｉＷ、ＭｏＳｉのような耐熱性
の高い高融点金属またはその化合物によって構成され
る。
【０００４】ところが、Ａｌ合金膜の下層にバリアメタ
ル膜を設けた配線材料によって構成されるボンディング
パッドは、絶縁膜に対するバリアメタル材料の接着性が
低いために、ワイヤボンディング時のダメージなどによ
ってバリアメタル膜とその下層の絶縁膜との界面から剥
がれが生じ易いことが知られている。特に、配線段差な
どの低減を図るためにバリアメタル膜の下層の絶縁膜に
ＰＳＧ(Phospho Silicate Glass)膜やＢＰＳＧ(Boron-d
oped Phospho Silicate Glass)膜などを用いた場合に
は、これらの膜中に含まれるＰ（リン）やＢ（ホウ素）
が製造工程の熱処理などによってバリアメタル膜との界
面に析出し、接着性をさらに低下させる。
ル膜を設けた配線材料によって構成されるボンディング
パッドは、絶縁膜に対するバリアメタル材料の接着性が
低いために、ワイヤボンディング時のダメージなどによ
ってバリアメタル膜とその下層の絶縁膜との界面から剥
がれが生じ易いことが知られている。特に、配線段差な
どの低減を図るためにバリアメタル膜の下層の絶縁膜に
ＰＳＧ(Phospho Silicate Glass)膜やＢＰＳＧ(Boron-d
oped Phospho Silicate Glass)膜などを用いた場合に
は、これらの膜中に含まれるＰ（リン）やＢ（ホウ素）
が製造工程の熱処理などによってバリアメタル膜との界
面に析出し、接着性をさらに低下させる。
【０００５】その対策として、従来はボンディングパッ
ドとその下層の絶縁膜との間に、絶縁膜に対する接着性
がバリアメタル材料よりも高い導電膜（例えば多結晶シ
リコン層）を設けることによって、ボンディングパッド
の剥がれを防ぐことが行われていた。
ドとその下層の絶縁膜との間に、絶縁膜に対する接着性
がバリアメタル材料よりも高い導電膜（例えば多結晶シ
リコン層）を設けることによって、ボンディングパッド
の剥がれを防ぐことが行われていた。
【０００６】例えば、特開平８−２０３９５２号公報や
特開平１１−８７３４８号公報は、Ｔｉ、Ｗ、Ｍｏなど
の高融点金属膜またはＴｉ／ＴｉＮなどの積層膜からな
るバリアメタル層とその下層の酸化シリコンやＰＳＧな
どからなる第１絶縁層との間に、この第１絶縁層に対す
る密着性がバリアメタル層よりも大きい多結晶シリコン
またはＡｌからなる第１導電層を介在させる技術を開示
している。また、上記特開平８−２０３９５２号公報に
は、ボンディングパッド形成領域の第２絶縁層（第１導
電層を覆う絶縁層）にメッシュ状のパターンを有する開
孔部を形成することによって、第１導電層とバリアメタ
ル層との密着性をさらに向上させる技術が開示されてい
る。
特開平１１−８７３４８号公報は、Ｔｉ、Ｗ、Ｍｏなど
の高融点金属膜またはＴｉ／ＴｉＮなどの積層膜からな
るバリアメタル層とその下層の酸化シリコンやＰＳＧな
どからなる第１絶縁層との間に、この第１絶縁層に対す
る密着性がバリアメタル層よりも大きい多結晶シリコン
またはＡｌからなる第１導電層を介在させる技術を開示
している。また、上記特開平８−２０３９５２号公報に
は、ボンディングパッド形成領域の第２絶縁層（第１導
電層を覆う絶縁層）にメッシュ状のパターンを有する開
孔部を形成することによって、第１導電層とバリアメタ
ル層との密着性をさらに向上させる技術が開示されてい
る。
【０００７】特開平５−１７５１９６号公報は、ＴｉＷ
からなるバリアメタル膜とその下層のＢＰＳＧなどから
なる絶縁膜との間に、ゲート電極材料または配線材料と
して用いられる多結晶シリコン層を設けることによっ
て、製造工程を増やすことなくボンディングパッドの剥
がれを防ぐ技術を開示している。
からなるバリアメタル膜とその下層のＢＰＳＧなどから
なる絶縁膜との間に、ゲート電極材料または配線材料と
して用いられる多結晶シリコン層を設けることによっ
て、製造工程を増やすことなくボンディングパッドの剥
がれを防ぐ技術を開示している。
【０００８】特開平６−５６５４号公報は、バリアメタ
ル膜の下層の多結晶シリコン層が薄い場合には、ワイヤ
ボンディングの際の機械的な力の吸収ができず、多結晶
シリコン層の下層の絶縁膜にクラックや剥がれが発生す
るという問題を改善するために、２層のゲート電極（フ
ローティングゲートおよびコントロールゲート）を有す
る不揮発性メモリの製造工程を利用して、バリアメタル
膜の下層に２層の多結晶シリコン層を設ける技術を開示
している。
ル膜の下層の多結晶シリコン層が薄い場合には、ワイヤ
ボンディングの際の機械的な力の吸収ができず、多結晶
シリコン層の下層の絶縁膜にクラックや剥がれが発生す
るという問題を改善するために、２層のゲート電極（フ
ローティングゲートおよびコントロールゲート）を有す
る不揮発性メモリの製造工程を利用して、バリアメタル
膜の下層に２層の多結晶シリコン層を設ける技術を開示
している。
【０００９】
【発明が解決しようとする課題】しかしながら、本発明
者の検討によると、半導体素子の微細化に伴ってボンデ
ィングパッドの外形寸法が小さくなり、それに伴ってバ
リアメタル膜とその下層の多結晶シリコン層との接触面
積が小さくなると、バリアメタル膜と多結晶シリコン層
との界面の接着強度が低下するためにボンディングパッ
ドの剥がれを確実に防ぐことが困難になることが明らか
となった。
者の検討によると、半導体素子の微細化に伴ってボンデ
ィングパッドの外形寸法が小さくなり、それに伴ってバ
リアメタル膜とその下層の多結晶シリコン層との接触面
積が小さくなると、バリアメタル膜と多結晶シリコン層
との界面の接着強度が低下するためにボンディングパッ
ドの剥がれを確実に防ぐことが困難になることが明らか
となった。
【００１０】本発明の目的は、ボンディングパッドの剥
がれを確実に防ぐことのできる技術を提供することにあ
る。
がれを確実に防ぐことのできる技術を提供することにあ
る。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】本発明の半導体装置は、半導体基板の主面
上のボンディングパッド形成領域に形成された一または
複数個の導電片からなる第１導電膜と、前記第１導電膜
の上部に形成されたバリアメタル膜および前記バリアメ
タル膜の上部に形成された第２導電膜によって構成され
るボンディングパッドとを有している。
上のボンディングパッド形成領域に形成された一または
複数個の導電片からなる第１導電膜と、前記第１導電膜
の上部に形成されたバリアメタル膜および前記バリアメ
タル膜の上部に形成された第２導電膜によって構成され
るボンディングパッドとを有している。
【００１４】上記した手段によれば、一または複数個の
導電片からなる第１導電膜の上部にバリアメタル膜を形
成することにより、バリアメタル膜が導電片の上面のみ
ならず側面とも接触することになる。これにより、引っ
張り方向および横方向の外部応力に対するバリアメタル
膜と導電片との接着強度が高くなるので、ボンディング
パッドの剥離を防止することが可能となる。
導電片からなる第１導電膜の上部にバリアメタル膜を形
成することにより、バリアメタル膜が導電片の上面のみ
ならず側面とも接触することになる。これにより、引っ
張り方向および横方向の外部応力に対するバリアメタル
膜と導電片との接着強度が高くなるので、ボンディング
パッドの剥離を防止することが可能となる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
【００１６】（実施の形態１）本実施形態による半導体
装置の製造方法を図１〜図９を用いて工程順に説明す
る。
装置の製造方法を図１〜図９を用いて工程順に説明す
る。
【００１７】まず、図１に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板（以下、単に基板とい
う）１の主面の素子分離領域に周知のＬＯＣＯＳ法を用
いてフィールド酸化膜２を形成し、続いて基板１にｎ型
不純物（例えばリン）をイオン打込みしてｎ型ウエル３
を形成した後、基板１を熱処理して活性領域のｎ型ウエ
ル３の表面にゲート酸化膜４を形成する。なお、図の左
側部分はｎチャネル型ＭＩＳＦＥＴなどの素子が形成さ
れる領域を示し、右側部分はボンディングパッドが形成
される領域を示している。
結晶シリコンからなる半導体基板（以下、単に基板とい
う）１の主面の素子分離領域に周知のＬＯＣＯＳ法を用
いてフィールド酸化膜２を形成し、続いて基板１にｎ型
不純物（例えばリン）をイオン打込みしてｎ型ウエル３
を形成した後、基板１を熱処理して活性領域のｎ型ウエ
ル３の表面にゲート酸化膜４を形成する。なお、図の左
側部分はｎチャネル型ＭＩＳＦＥＴなどの素子が形成さ
れる領域を示し、右側部分はボンディングパッドが形成
される領域を示している。
【００１８】次に、図２に示すように、基板１上にｎ型
不純物（例えばリン）を含む膜厚１５０ｎｍ程度の多結
晶シリコン膜をＣＶＤ法で堆積し、続いてフォトレジス
ト膜（図示せず）をマスクにしたドライエッチングで多
結晶シリコン膜をパターニングすることにより、素子形
成領域にゲート電極５Ａを形成し、ボンディングパッド
形成領域に複数の多結晶シリコン片（導電片）５ｂ、５
ｂ．．．からなる多結晶シリコン層５Ｂを形成する。図
３に示すように、多結晶シリコン層５Ｂは、例えば一辺
が２０ｎｍ〜３０ｎｍ程度の矩形の平面形状を有する多
数の多結晶シリコン片５ｂ、５ｂ．．．が格子状に配置
されたパターンで構成される。
不純物（例えばリン）を含む膜厚１５０ｎｍ程度の多結
晶シリコン膜をＣＶＤ法で堆積し、続いてフォトレジス
ト膜（図示せず）をマスクにしたドライエッチングで多
結晶シリコン膜をパターニングすることにより、素子形
成領域にゲート電極５Ａを形成し、ボンディングパッド
形成領域に複数の多結晶シリコン片（導電片）５ｂ、５
ｂ．．．からなる多結晶シリコン層５Ｂを形成する。図
３に示すように、多結晶シリコン層５Ｂは、例えば一辺
が２０ｎｍ〜３０ｎｍ程度の矩形の平面形状を有する多
数の多結晶シリコン片５ｂ、５ｂ．．．が格子状に配置
されたパターンで構成される。
【００１９】次に、フォトレジスト膜（図示せず）をマ
スクにして素子形成領域にｎ型不純物（例えばヒ素）を
イオン打込みし、ソース、ドレインを構成するｎ型半導
体領域６、６を形成することにより、ｎチャネル型ＭＩ
ＳＦＥＴＱｎが略完成する（図２）。
スクにして素子形成領域にｎ型不純物（例えばヒ素）を
イオン打込みし、ソース、ドレインを構成するｎ型半導
体領域６、６を形成することにより、ｎチャネル型ＭＩ
ＳＦＥＴＱｎが略完成する（図２）。
【００２０】次に、図４に示すように、基板１上にＣＶ
Ｄ法で酸化シリコン膜７を堆積した後、ゲート電極５Ａ
による下地段差を低減するために、リフロー性の高い絶
縁膜、例えばＢＰＳＧ膜（第１絶縁膜）８をＣＶＤ法で
堆積する。リフロー性の高い絶縁膜としては、ＢＰＳＧ
膜以外にも、例えばＰＳＧ膜などを使用することができ
る。
Ｄ法で酸化シリコン膜７を堆積した後、ゲート電極５Ａ
による下地段差を低減するために、リフロー性の高い絶
縁膜、例えばＢＰＳＧ膜（第１絶縁膜）８をＣＶＤ法で
堆積する。リフロー性の高い絶縁膜としては、ＢＰＳＧ
膜以外にも、例えばＰＳＧ膜などを使用することができ
る。
【００２１】次に、図５に示すように、フォトレジスト
膜（図示せず）をマスクにしてＢＰＳＧ膜８およびその
下層の酸化シリコン膜７をドライエッチングすることに
より、ｎ型半導体領域６、６（ソース、ドレイン）の上
部にコンタクトホール１０、１１を形成し、多結晶シリ
コン層５Ｂの上部に開孔１２を形成する。
膜（図示せず）をマスクにしてＢＰＳＧ膜８およびその
下層の酸化シリコン膜７をドライエッチングすることに
より、ｎ型半導体領域６、６（ソース、ドレイン）の上
部にコンタクトホール１０、１１を形成し、多結晶シリ
コン層５Ｂの上部に開孔１２を形成する。
【００２２】次に、図６に示すように、コンタクトホー
ル１０、１１および開孔１２のそれぞれの内部を含むＢ
ＰＳＧ膜８の上部にバリアメタル膜１３を形成する。バ
リアメタル膜１３は、例えばスパッタリング法で堆積し
た膜厚５０ｎｍ程度のＭｏＳｉ2 からなる。
ル１０、１１および開孔１２のそれぞれの内部を含むＢ
ＰＳＧ膜８の上部にバリアメタル膜１３を形成する。バ
リアメタル膜１３は、例えばスパッタリング法で堆積し
た膜厚５０ｎｍ程度のＭｏＳｉ2 からなる。
【００２３】上記バリアメタル膜１３は、次の工程で堆
積するＡｌ合金膜のマイグレーションに起因する配線の
断線を防止する目的で堆積する。また、次の工程で堆積
するＡｌ合金膜がコンタクトホール１０、１１の底部で
基板１と反応して高抵抗の反応生成物が生成されるのを
防止する目的で堆積する。このような目的に適したバリ
アメタル膜１３として、上記ＭｏＳｉ2 の他、例えばＴ
ｉ、ＴｉＮ、ＴｉＷ、Ｔｉ／ＴｉＮなどの高融点金属ま
たはその窒化物を使用することができる。
積するＡｌ合金膜のマイグレーションに起因する配線の
断線を防止する目的で堆積する。また、次の工程で堆積
するＡｌ合金膜がコンタクトホール１０、１１の底部で
基板１と反応して高抵抗の反応生成物が生成されるのを
防止する目的で堆積する。このような目的に適したバリ
アメタル膜１３として、上記ＭｏＳｉ2 の他、例えばＴ
ｉ、ＴｉＮ、ＴｉＷ、Ｔｉ／ＴｉＮなどの高融点金属ま
たはその窒化物を使用することができる。
【００２４】ボンディングパッド形成領域の開孔１２の
底部には前述した複数の多結晶シリコン片５ｂ、５
ｂ．．．からなる多結晶シリコン層５Ｂが形成されてい
るため、開孔１２の底部に堆積したバリアメタル膜１３
は、多結晶シリコン片５ｂ、５ｂ．．．のそれぞれの上
面のみならず側面とも接触することになる。すなわち、
開孔１２の底部ではバリアメタル膜１３がその下層の多
結晶シリコン層５Ｂにスパイク状に入り込むために、バ
リアメタル膜１３と多結晶シリコン層５Ｂとの界面の引
っ張り方向（垂直方向）および横方向（水平方向）の外
部応力に対する接着強度が高くなる。
底部には前述した複数の多結晶シリコン片５ｂ、５
ｂ．．．からなる多結晶シリコン層５Ｂが形成されてい
るため、開孔１２の底部に堆積したバリアメタル膜１３
は、多結晶シリコン片５ｂ、５ｂ．．．のそれぞれの上
面のみならず側面とも接触することになる。すなわち、
開孔１２の底部ではバリアメタル膜１３がその下層の多
結晶シリコン層５Ｂにスパイク状に入り込むために、バ
リアメタル膜１３と多結晶シリコン層５Ｂとの界面の引
っ張り方向（垂直方向）および横方向（水平方向）の外
部応力に対する接着強度が高くなる。
【００２５】次に、図７に示すように、バリアメタル膜
１３の上部にスパッタリング法で膜厚４００ｎｍ〜５０
０ｎｍ程度のＡｌ合金膜（第２導電膜）を堆積する。Ａ
ｌ合金膜は、例えばＡｌ−Ｃｕ−Ｓｉ合金などからな
る。また、このＡｌ合金膜の上部にＡｌ合金膜のマイグ
レーションに起因する配線の断線を防止したり、露光工
程でのフォトレジスト膜のハレーションを防止したりす
る目的で、高融点金属またはその窒化物からなるバリア
メタル膜を形成してもよい。
１３の上部にスパッタリング法で膜厚４００ｎｍ〜５０
０ｎｍ程度のＡｌ合金膜（第２導電膜）を堆積する。Ａ
ｌ合金膜は、例えばＡｌ−Ｃｕ−Ｓｉ合金などからな
る。また、このＡｌ合金膜の上部にＡｌ合金膜のマイグ
レーションに起因する配線の断線を防止したり、露光工
程でのフォトレジスト膜のハレーションを防止したりす
る目的で、高融点金属またはその窒化物からなるバリア
メタル膜を形成してもよい。
【００２６】次に、図８に示すように、Ａｌ合金膜１４
の上部にパッシベーション膜（表面保護膜）１５を堆積
する。パッシベーション膜１５は、例えばＣＶＤ法で堆
積した窒化シリコン膜や酸化シリコン膜あるいはそれら
の積層膜からなる。
の上部にパッシベーション膜（表面保護膜）１５を堆積
する。パッシベーション膜１５は、例えばＣＶＤ法で堆
積した窒化シリコン膜や酸化シリコン膜あるいはそれら
の積層膜からなる。
【００２７】上記パッシベーション膜１５を堆積した
後、必要に応じて水素アニールなどの熱処理を行う。こ
の熱処理を行うと、多結晶シリコン層５Ｂ（多結晶シリ
コン片５ｂ）とバリアメタル膜１３との界面にシリコン
の合金層が形成されるため、多結晶シリコン層５Ｂとバ
リアメタル膜１３との界面の接着強度をさらに向上させ
ることができる。
後、必要に応じて水素アニールなどの熱処理を行う。こ
の熱処理を行うと、多結晶シリコン層５Ｂ（多結晶シリ
コン片５ｂ）とバリアメタル膜１３との界面にシリコン
の合金層が形成されるため、多結晶シリコン層５Ｂとバ
リアメタル膜１３との界面の接着強度をさらに向上させ
ることができる。
【００２８】次に、図９に示すように、フォトレジスト
膜（図示せず）をマスクにしたドライエッチングでボン
ディングパッド形成領域のパッシベーション膜１５を除
去し、Ａｌ合金膜１４を露出させることにより、ボンデ
ィングパッドＢＰを形成する。
膜（図示せず）をマスクにしたドライエッチングでボン
ディングパッド形成領域のパッシベーション膜１５を除
去し、Ａｌ合金膜１４を露出させることにより、ボンデ
ィングパッドＢＰを形成する。
【００２９】このように、本実施形態によれば、ボンデ
ィングパッドＢＰの下層に多結晶シリコン片５ｂ、５
ｂ．．．からなる多結晶シリコン層５Ｂを形成し、その
上部にバリアメタル膜１３を形成したことにより、バリ
アメタル膜１３が多結晶シリコン片５ｂ、５ｂ．．．の
それぞれの上面のみならず側面とも接触することになる
ので、バリアメタル膜１３と多結晶シリコン層５Ｂとの
界面の接着強度が向上し、ボンディングパッドＢＰの剥
がれを確実に防止することができる。
ィングパッドＢＰの下層に多結晶シリコン片５ｂ、５
ｂ．．．からなる多結晶シリコン層５Ｂを形成し、その
上部にバリアメタル膜１３を形成したことにより、バリ
アメタル膜１３が多結晶シリコン片５ｂ、５ｂ．．．の
それぞれの上面のみならず側面とも接触することになる
ので、バリアメタル膜１３と多結晶シリコン層５Ｂとの
界面の接着強度が向上し、ボンディングパッドＢＰの剥
がれを確実に防止することができる。
【００３０】（実施の形態２）図１０に示すように、本
実施形態は、多結晶シリコン片５ｂ、５ｂ．．．の表面
に微小な凹凸を形成したものである。この微小な凹凸
は、基板１上に堆積した多結晶シリコン膜をドライエッ
チングして多結晶シリコン片５ｂ、５ｂを形成する際の
エッチング条件を制御することによって形成することが
できる。
実施形態は、多結晶シリコン片５ｂ、５ｂ．．．の表面
に微小な凹凸を形成したものである。この微小な凹凸
は、基板１上に堆積した多結晶シリコン膜をドライエッ
チングして多結晶シリコン片５ｂ、５ｂを形成する際の
エッチング条件を制御することによって形成することが
できる。
【００３１】多結晶シリコン片５ｂ、５ｂ．．．の表面
に上記のような微小な凹凸を形成することにより、バリ
アメタル膜１３と多結晶シリコン層５Ｂとの界面の接着
強度がさらに向上するため、ボンディングパッドＢＰの
剥がれをより確実に防止することができる。
に上記のような微小な凹凸を形成することにより、バリ
アメタル膜１３と多結晶シリコン層５Ｂとの界面の接着
強度がさらに向上するため、ボンディングパッドＢＰの
剥がれをより確実に防止することができる。
【００３２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００３３】バリアメタル膜１３の下層に配置する多結
晶シリコン片５ｂ、５ｂ．．．は、前記図３に示したよ
うな矩形のパターンでなくともよく、例えば図１１に示
すような円形のパターンなどであってもよい。また、図
１２に示すような１個の多結晶シリコン片５ｂで多結晶
シリコン層５Ｂを構成してもよい。
晶シリコン片５ｂ、５ｂ．．．は、前記図３に示したよ
うな矩形のパターンでなくともよく、例えば図１１に示
すような円形のパターンなどであってもよい。また、図
１２に示すような１個の多結晶シリコン片５ｂで多結晶
シリコン層５Ｂを構成してもよい。
【００３４】バリアメタル膜１３の下層に配置する導電
片は、多結晶シリコンでなくともよく、絶縁膜に対する
接着性がバリアメタル材料よりも高い他の材料（例えば
Ａｌ）を使用することもできる。
片は、多結晶シリコンでなくともよく、絶縁膜に対する
接着性がバリアメタル材料よりも高い他の材料（例えば
Ａｌ）を使用することもできる。
【００３５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３６】本発明によれば、ボンディングパッドの剥
がれを防止することができるので、半導体装置の製造歩
留まりおよび信頼性を向上させることができる。
がれを防止することができるので、半導体装置の製造歩
留まりおよび信頼性を向上させることができる。
【図１】本発明の実施の形態１である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３】多結晶シリコン片の平面パターンを示す平面図
である。
である。
【図４】本発明の実施の形態１である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態２である半導体装置の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１１】多結晶シリコン片の平面パターンを示す平面
図である。
図である。
【図１２】多結晶シリコン片の平面パターンを示す平面
図である。
図である。
１ 半導体基板 ２ フィールド酸化膜 ３ ｎ型ウエル ４ ゲート酸化膜 ５Ａ ゲート電極 ５ｂ 多結晶シリコン片（導電片） ５Ｂ 多結晶シリコン層（第１導電膜） ６ ｎ型半導体領域（ソース、ドレイン） ７ 酸化シリコン膜 ８ ＢＰＳＧ膜（第１絶縁膜） １０、１１ コンタクトホール １２ 開孔 １３ バリアメタル膜 １４ Ａｌ合金膜（第２導電膜） １５ パッシベーション膜（表面保護膜） ＢＰ ボンディングパッド Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小室 正道 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5F033 HH04 HH09 HH17 HH26 HH29 HH32 JJ01 KK01 MM12 MM13 PP15 QQ09 QQ11 RR15 SS11 VV07 XX12 5F044 EE04 EE06 EE12 EE21
Claims (9)
- 【請求項１】 半導体基板の主面上のボンディングパッ
ド形成領域に形成された一または複数個の導電片からな
る第１導電膜と、前記第１導電膜の上部に形成されたバ
リアメタル膜および前記バリアメタル膜の上部に形成さ
れた第２導電膜によって構成されるボンディングパッド
とを有することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記第１導電膜は、前記導電片を格子状に配置したパター
ンで構成されることを特徴とする半導体装置。 - 【請求項３】 請求項１または２記載の半導体装置にお
いて、前記第１導電膜は、多結晶シリコンを主体とする
導電材料からなることを特徴とする半導体装置。 - 【請求項４】 請求項１、２または３記載の半導体装置
において、前記バリアメタル膜は、高融点金属、高融点
金属シリサイドまたは高融点金属窒化物の少なくとも一
種を含む導電材料からなり、前記第２導電膜は、アルミ
ニウムを主体とする導電材料からなることを特徴とする
半導体装置。 - 【請求項５】 請求項１〜４のいずれか一項に記載の半
導体装置において、前記導電片の表面に微小な凹凸を設
けたことを特徴とする半導体装置。 - 【請求項６】 以下の工程を含む半導体装置の製造方
法； （ａ）半導体基板の主面上に形成した第１導電膜をパタ
ーニングすることによって、前記半導体基板の主面のボ
ンディングパッド形成領域に一または複数個の導電片を
形成する工程、（ｂ）前記導電片の上部にバリアメタル
膜を形成し、続いて前記バリアメタル膜の上部に第２導
電膜を形成した後、前記第２導電膜および前記バリアメ
タル膜をパターニングすることによってボンディングパ
ッドを形成する工程。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、第１導電膜をパターニングすることによって、
前記半導体基板の主面の素子形成領域にゲート電極を形
成することを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項６記載の半導体装置の製造方法に
おいて、第１導電膜をパターニングして前記導電片を形
成する際、前記導電片の表面に微小な凹凸を形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項６、７または８記載の半導体装置
の製造方法において、前記導電片の上部にバリアメタル
膜を形成した後、熱処理を行うことによって、前記導電
片と前記バリアメタル膜との界面に合金層を形成するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31470799A JP2001135639A (ja) | 1999-11-05 | 1999-11-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31470799A JP2001135639A (ja) | 1999-11-05 | 1999-11-05 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001135639A true JP2001135639A (ja) | 2001-05-18 |
Family
ID=18056598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31470799A Withdrawn JP2001135639A (ja) | 1999-11-05 | 1999-11-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001135639A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027229A (ja) * | 2005-07-13 | 2007-02-01 | Nec Electronics Corp | 半導体装置 |
-
1999
- 1999-11-05 JP JP31470799A patent/JP2001135639A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027229A (ja) * | 2005-07-13 | 2007-02-01 | Nec Electronics Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070109 |