JPS62229955A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62229955A JPS62229955A JP7086786A JP7086786A JPS62229955A JP S62229955 A JPS62229955 A JP S62229955A JP 7086786 A JP7086786 A JP 7086786A JP 7086786 A JP7086786 A JP 7086786A JP S62229955 A JPS62229955 A JP S62229955A
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Landscapes
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、半導体チップの側面および下面に金属層を
形成して接地する。いわゆる側面メタライズ構造の半導
体装置に適用される。
形成して接地する。いわゆる側面メタライズ構造の半導
体装置に適用される。
（従来の技術）
砒化ガリウム（ＧａＡｓ）等の化合物半導体は、シリコ
ン（ＳＬ）に比べて電子移動度が大きく、飽和ドリフト
速度が高いため、Ｇａｐｓを用いたショットキ障壁型電
界効果トランジスタ（ＭＥＳ ＦＥＴと略称）や、ＭＥ
Ｓ ＦＥＴを基本とする集積回路の開発が盛んに行なわ
れている。より高い周波数のマイクロ波を増幅する為に
は接地インダクタンスの低減が重要である。ＦＥＴの接
地用電極がら金（Ａｕ）等のボンディングワイヤを介し
て接地する場合、ワイヤにより発生する接地インダクタ
ンスにより、得られる電力利得が減少する。
ン（ＳＬ）に比べて電子移動度が大きく、飽和ドリフト
速度が高いため、Ｇａｐｓを用いたショットキ障壁型電
界効果トランジスタ（ＭＥＳ ＦＥＴと略称）や、ＭＥ
Ｓ ＦＥＴを基本とする集積回路の開発が盛んに行なわ
れている。より高い周波数のマイクロ波を増幅する為に
は接地インダクタンスの低減が重要である。ＦＥＴの接
地用電極がら金（Ａｕ）等のボンディングワイヤを介し
て接地する場合、ワイヤにより発生する接地インダクタ
ンスにより、得られる電力利得が減少する。
接地ワイヤによるインダクタンスの障害を除去するため
には、半導体チップ（以下チップと略称）の側面゛に金
属層を形成し、これをＦＩＥＴの接地用電極と接続して
接地させるのが有効である。上記チップ側面に金属層を
形成し、これをＦｌ１２Ｔの接地用電極と接続した、い
わゆる側面メタライズ構造のチップを第９図に斜視図で
、また第９図のＡＡ線に沿う断面を第１０図に断面図で
示す。第９図および第１０図において、１０１はＧａＡ
ｓ基板、１０２は前記ＧａＡｓ基板の上面側に形成され
た一導電型半導体領域（ｆｌＪＷ）、１０３ｇはソース
電極、１０３ｄはドレイン電極、１０３ ｇはゲート電
極、１ｏ４は接地になる上記ソース電極１０３ｇに接続
しチップ側面からチップ下面に連続して形成された金属
層、１０５はチップ上面の露出面を被覆する絶縁膜であ
る。
には、半導体チップ（以下チップと略称）の側面゛に金
属層を形成し、これをＦＩＥＴの接地用電極と接続して
接地させるのが有効である。上記チップ側面に金属層を
形成し、これをＦｌ１２Ｔの接地用電極と接続した、い
わゆる側面メタライズ構造のチップを第９図に斜視図で
、また第９図のＡＡ線に沿う断面を第１０図に断面図で
示す。第９図および第１０図において、１０１はＧａＡ
ｓ基板、１０２は前記ＧａＡｓ基板の上面側に形成され
た一導電型半導体領域（ｆｌＪＷ）、１０３ｇはソース
電極、１０３ｄはドレイン電極、１０３ ｇはゲート電
極、１ｏ４は接地になる上記ソース電極１０３ｇに接続
しチップ側面からチップ下面に連続して形成された金属
層、１０５はチップ上面の露出面を被覆する絶縁膜であ
る。
上記のチップ側面に金属層が形成されたチップは、はん
だでマウントを施すとき、金属層に対しはんだの濡れ性
が良好なためにはんだの量が多いと、側面金属層を経て
這い上がりチップ上面にまわり込んで配線パターン間を
短絡させる事故が多かった。また、はんだの量が少ない
と、チップの下面にはんだが行き渡らず接地が不十分に
なるという問題があった・ また、チップの取扱い時、特にマウントにおいてチップ
にピンセットを接触させるが、これによってチップ側面
の金属層に損傷を与え、外観を損じ、あるいは削除され
た金属層による事故も発生した。
だでマウントを施すとき、金属層に対しはんだの濡れ性
が良好なためにはんだの量が多いと、側面金属層を経て
這い上がりチップ上面にまわり込んで配線パターン間を
短絡させる事故が多かった。また、はんだの量が少ない
と、チップの下面にはんだが行き渡らず接地が不十分に
なるという問題があった・ また、チップの取扱い時、特にマウントにおいてチップ
にピンセットを接触させるが、これによってチップ側面
の金属層に損傷を与え、外観を損じ、あるいは削除され
た金属層による事故も発生した。
（発明が解決しようとする問題点）
上記従来の技術ではチップの側面に金属層が形成されて
いたので、はんだによってチップをマウントする場合、
はんだ量不足による事故を回避すれば、はんだがチップ
上面にまわり込み配線間を短絡させるという重大な問題
と、チップの取扱い時に側面の金属層に損傷を与える等
の問題があった。
いたので、はんだによってチップをマウントする場合、
はんだ量不足による事故を回避すれば、はんだがチップ
上面にまわり込み配線間を短絡させるという重大な問題
と、チップの取扱い時に側面の金属層に損傷を与える等
の問題があった。
そこでこの発明は上記問題を除去するために、チップ側
面に形成された金属層に絶縁層を設け、チップマウント
時にチップ側面ないしチップ上面へのはんだのまわり込
みや、チップの取扱時に側面の金属層の損傷を防止する
。
面に形成された金属層に絶縁層を設け、チップマウント
時にチップ側面ないしチップ上面へのはんだのまわり込
みや、チップの取扱時に側面の金属層の損傷を防止する
。
（問題点を解決するための手段）
この発明にかかる半導体装置は、チップの上面に接地用
電極と、この接地用電極に接続しチップの側面から下面
に連続して形成された金属層と、この金属層のうちチッ
プ側面の金属層上に形成された絶縁層を備えたことを特
徴とするものである。
電極と、この接地用電極に接続しチップの側面から下面
に連続して形成された金属層と、この金属層のうちチッ
プ側面の金属層上に形成された絶縁層を備えたことを特
徴とするものである。
（作 用）
この発明は従来の問題点に対し、チップ側面の金属層上
に絶縁層を設けた構造に改良することによりチップマウ
ント時にはんだの回わりこみにより、チップ上面の配線
パターンの短絡を防止し。
に絶縁層を設けた構造に改良することによりチップマウ
ント時にはんだの回わりこみにより、チップ上面の配線
パターンの短絡を防止し。
かつチップマウント時のピンセット等による支持痕、損
傷に伴なう事故を防止する。
傷に伴なう事故を防止する。
（実施例）
以下、この発明の一実施例のＭＥＳ ＦＥＴにつき第１
図ないし第８図を参照して説明する。
図ないし第８図を参照して説明する。
一実施例のＭＥＳ ＦＥＴの断面を示す第１図において
、１１ｓはソース電極層、１１ｄはドレイン電極層。
、１１ｓはソース電極層、１１ｄはドレイン電極層。
１１ｇはゲート電極層で、夫々はＧａＡｓ基板１０１の
出生面側に設けられた一導電型半導体領域（ｎ層）１０
２上に形成されている。また、上記ソース、ドレインゲ
ート電極層上にはＴｉ層１２． Ｐｔ層１３がいずれも
例えば１０００人、さらにＡｕ層１４が例えば８０００
人に積層被着されて夫々パッド付きの電極２１ｇ、 ２
１ｄに形成されている。 （ここで、ゲート電極上のＡ
ｕ／Ｐｔ／Ｔｉ層はこの断面図の位置にはない）次に、
上記ソース電極２１ｓの接地のために、そのＡｕ層１４
に接続させて、チップの側面から下面に連続してＡｕ層
１５が蒸着またはめっきによって形成されている。さら
に、このＡｕ層１５におけるチップ側面部の少くとも一
部に絶縁層１６が形成されている。この絶縁層１６の形
成方法等については後述するが、その材質としてはチッ
プマウント時にはんだがまわりこまないものであればよ
く１例えば、 Ｓｉｎ、、 ＳｉＮ、 ＰＳＧ。
出生面側に設けられた一導電型半導体領域（ｎ層）１０
２上に形成されている。また、上記ソース、ドレインゲ
ート電極層上にはＴｉ層１２． Ｐｔ層１３がいずれも
例えば１０００人、さらにＡｕ層１４が例えば８０００
人に積層被着されて夫々パッド付きの電極２１ｇ、 ２
１ｄに形成されている。 （ここで、ゲート電極上のＡ
ｕ／Ｐｔ／Ｔｉ層はこの断面図の位置にはない）次に、
上記ソース電極２１ｓの接地のために、そのＡｕ層１４
に接続させて、チップの側面から下面に連続してＡｕ層
１５が蒸着またはめっきによって形成されている。さら
に、このＡｕ層１５におけるチップ側面部の少くとも一
部に絶縁層１６が形成されている。この絶縁層１６の形
成方法等については後述するが、その材質としてはチッ
プマウント時にはんだがまわりこまないものであればよ
く１例えば、 Ｓｉｎ、、 ＳｉＮ、 ＰＳＧ。
５ＬＯＮ等が挙げられ、その層厚は約１５００Å以上で
あればチップマウント時にピンセットの衝接によりクラ
ックを生ぜず、また、チップ側面のＡｕ層１５を損傷す
ることもない、さらに、この絶縁層１６は、第１図にお
いてはチップ上面の電極パターン間に形成されているパ
ッジベージ目ン膜１７と共通の材質のもので形成されて
、チップ上面と側面にｂたって例えばＳｉｎ、が同時に
形成されたものを例示しているが、パッシベーション膜
と材質が異なっても、さらには側面にのみ形成されても
よい。
あればチップマウント時にピンセットの衝接によりクラ
ックを生ぜず、また、チップ側面のＡｕ層１５を損傷す
ることもない、さらに、この絶縁層１６は、第１図にお
いてはチップ上面の電極パターン間に形成されているパ
ッジベージ目ン膜１７と共通の材質のもので形成されて
、チップ上面と側面にｂたって例えばＳｉｎ、が同時に
形成されたものを例示しているが、パッシベーション膜
と材質が異なっても、さらには側面にのみ形成されても
よい。
次に、上記一実施例のＭＥＳ ＦＥＴの製造方法につき
第２図ないし第８図を参照して説明する。
第２図ないし第８図を参照して説明する。
まず、 ＧａＡｓ基板１０１の上面にＳｉ＋イオン注入
を行なうことにより選択的に一導電型半導体領域（ｎ層
）１０２を形成し、そのｎ層上にソース電極層１１ｓ、
ドレイン電極層ｌｉｄを例えばＰｔ／ＡｕＧｅ構造で、
また、上記ソース、ドレイン電極の間にゲート電極層１
１ｇをＴｉ／Ａｌ／Ｔｉ構造で形成する（第２図）０次
に、ソース電極層１１ｓ、ドレイン電極層ｌｉｄ及びゲ
ート電極層１１ｇ上にＴｉ層１２． Ｐｔ層１３． Ａ
ｕ層１４を積層してパッド状のソース電極２１ｓ、ドレ
イン電極２１ｄ及びゲート電極を形成する（この断面図
におけるゲート電極層上にはパッドは形成させない）、
なお、上記パッドつきの電極のうち、ソース電極２１ｓ
はチップの側面ないし下面に設けられるＡｕ層に接続さ
せるために、電極層１１ｓ上のパッド部分をチップ上面
に延在させている（第３図）０次に、フォトレジスト層
１８を厚く塗着しこれに、素子分離領域と、これに隣接
するパッドつきソース電極の一部上に開口部１８ａを設
け、この開口部内に露出したＧａＡｓ基板１０１を反応
性イオンエツチング（ＲＩＥ）によって深さ約１５０μ
ｍの溝１９を形成する。この溝１９は側面が若干のテー
パになる（第４図）０次に、真空蒸着によりＡｕ層２４
を約２０００人厚に形成し、ソース電極２１ｓを陰極と
してＡｕめっきによりＡｕ層３４を形成する。このめっ
きにより形成されるＡｕ層めっき層３４はソース電極２
１ｓ上とこれに隣接して形成された溝１９内のＡｕ層２
４に限られ、フォトレジスト層１８上のＡｕ層はフォト
レジスト層１８が厚いために遊離していてめっきによる
Ａｕ層は形成されない（第５図）。 次に、フォトレジ
スト層１８を除去し、ＧａＡｓ基板１０１上に二酸化珪
素（Ｓｉｎ、）等の絶縁層２゜を約１μｍ厚に気相成長
形成し二九にフォトレジスト層２８を塗着したのちソー
ス電極２１ｓ、ドレイン電極２１ｄ、ゲート電極上に開
口部（ゲート電極上の開孔部は第６図には表示されてな
い） ２８ａ、 ２８ａ・・・を設け、これらの開口部
に露出した絶縁層２０を例えば弗化アンモニウム等でエ
ツチングする（第６図）１次に、上記フォトレジスト層
２８をワックス層２２で支持台２３に固着させ、 Ｇ
ａＡｓ基板１０１の裏面にラッピングを施して約１５０
μ鳳厚さとし、素子分離領域２５近傍のＡｕ層２４．３
４．絶縁層２０．フォトレジスト層２８を露出させる（
第７図）６次に、上記ラッピングを施したあとにチップ
下面にＡｕ層４４を蒸着し、さらに必要ならばめっきに
よりＡｕ層（図示省略）を形成する。この時、ＦＥＴチ
ップにおける側面と裏面のＡｕ層が接続される（第８図
）。次に。
を行なうことにより選択的に一導電型半導体領域（ｎ層
）１０２を形成し、そのｎ層上にソース電極層１１ｓ、
ドレイン電極層ｌｉｄを例えばＰｔ／ＡｕＧｅ構造で、
また、上記ソース、ドレイン電極の間にゲート電極層１
１ｇをＴｉ／Ａｌ／Ｔｉ構造で形成する（第２図）０次
に、ソース電極層１１ｓ、ドレイン電極層ｌｉｄ及びゲ
ート電極層１１ｇ上にＴｉ層１２． Ｐｔ層１３． Ａ
ｕ層１４を積層してパッド状のソース電極２１ｓ、ドレ
イン電極２１ｄ及びゲート電極を形成する（この断面図
におけるゲート電極層上にはパッドは形成させない）、
なお、上記パッドつきの電極のうち、ソース電極２１ｓ
はチップの側面ないし下面に設けられるＡｕ層に接続さ
せるために、電極層１１ｓ上のパッド部分をチップ上面
に延在させている（第３図）０次に、フォトレジスト層
１８を厚く塗着しこれに、素子分離領域と、これに隣接
するパッドつきソース電極の一部上に開口部１８ａを設
け、この開口部内に露出したＧａＡｓ基板１０１を反応
性イオンエツチング（ＲＩＥ）によって深さ約１５０μ
ｍの溝１９を形成する。この溝１９は側面が若干のテー
パになる（第４図）０次に、真空蒸着によりＡｕ層２４
を約２０００人厚に形成し、ソース電極２１ｓを陰極と
してＡｕめっきによりＡｕ層３４を形成する。このめっ
きにより形成されるＡｕ層めっき層３４はソース電極２
１ｓ上とこれに隣接して形成された溝１９内のＡｕ層２
４に限られ、フォトレジスト層１８上のＡｕ層はフォト
レジスト層１８が厚いために遊離していてめっきによる
Ａｕ層は形成されない（第５図）。 次に、フォトレジ
スト層１８を除去し、ＧａＡｓ基板１０１上に二酸化珪
素（Ｓｉｎ、）等の絶縁層２゜を約１μｍ厚に気相成長
形成し二九にフォトレジスト層２８を塗着したのちソー
ス電極２１ｓ、ドレイン電極２１ｄ、ゲート電極上に開
口部（ゲート電極上の開孔部は第６図には表示されてな
い） ２８ａ、 ２８ａ・・・を設け、これらの開口部
に露出した絶縁層２０を例えば弗化アンモニウム等でエ
ツチングする（第６図）１次に、上記フォトレジスト層
２８をワックス層２２で支持台２３に固着させ、 Ｇ
ａＡｓ基板１０１の裏面にラッピングを施して約１５０
μ鳳厚さとし、素子分離領域２５近傍のＡｕ層２４．３
４．絶縁層２０．フォトレジスト層２８を露出させる（
第７図）６次に、上記ラッピングを施したあとにチップ
下面にＡｕ層４４を蒸着し、さらに必要ならばめっきに
よりＡｕ層（図示省略）を形成する。この時、ＦＥＴチ
ップにおける側面と裏面のＡｕ層が接続される（第８図
）。次に。
ワックス層２２を溶かしてＦＥＴチップを支持台２３か
ら取外し、フォトレジスト層２８をア七トン等で除去し
てチップ化することにより第１図に示すＦＥＴチップを
得、目的の半導体装置が形成される。
ら取外し、フォトレジスト層２８をア七トン等で除去し
てチップ化することにより第１図に示すＦＥＴチップを
得、目的の半導体装置が形成される。
救出のＦＥＴチップはマウントに際し、例えばはんだが
側面のＡｕ層を介して上面へ回わり込むのが防止でき上
面の導電パターンの不所望の短絡が防止された。また、
マウント等においてチップを把持することによる側面の
Ａｕ層の破損が防止された。
側面のＡｕ層を介して上面へ回わり込むのが防止でき上
面の導電パターンの不所望の短絡が防止された。また、
マウント等においてチップを把持することによる側面の
Ａｕ層の破損が防止された。
この発明によれば側面メタライズ構造のチップのマウン
トにおいて、マウント材の回わりこみが防止されるとと
もに、側面の導電層が保護されるので製造歩留や品質信
頼性の向上に顕著な利点がある。
トにおいて、マウント材の回わりこみが防止されるとと
もに、側面の導電層が保護されるので製造歩留や品質信
頼性の向上に顕著な利点がある。
第１図はこの発明の一実施例のＦＥＴチップの断面図、
第２図ないし第８図はこの発明の一実施例のＦＥＴチッ
プの製造を工程順に示すいずれも断面図、第９図は従来
のＦＥＴチップの斜視図、第１０図は第９図のＡＡ線に
沿う断面図である。 １４、１５．２４．３４．４４−−−−−Ａｕ層２１ｇ
−、” −−−ソース電極（接地用電極）１６、２０
−一一−−絶縁層
第２図ないし第８図はこの発明の一実施例のＦＥＴチッ
プの製造を工程順に示すいずれも断面図、第９図は従来
のＦＥＴチップの斜視図、第１０図は第９図のＡＡ線に
沿う断面図である。 １４、１５．２４．３４．４４−−−−−Ａｕ層２１ｇ
−、” −−−ソース電極（接地用電極）１６、２０
−一一−−絶縁層
Claims (1)
- 【特許請求の範囲】 半導体チップ上面の接地用電極と、 前記接地用電極に接続し半導体チップの側面から下面に
連続して形成された金属層と、 前記金属層のうち半導体チップ側面の金属層上に形成さ
れた絶縁層を具備した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7086786A JPS62229955A (ja) | 1986-03-31 | 1986-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7086786A JPS62229955A (ja) | 1986-03-31 | 1986-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62229955A true JPS62229955A (ja) | 1987-10-08 |
Family
ID=13443935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7086786A Pending JPS62229955A (ja) | 1986-03-31 | 1986-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62229955A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01154567A (ja) * | 1987-12-10 | 1989-06-16 | Mitsubishi Electric Corp | 半導体装置 |
| JP2017157799A (ja) * | 2016-03-04 | 2017-09-07 | 浜松ホトニクス株式会社 | 半導体受光モジュールおよび半導体受光モジュールの製造方法 |
-
1986
- 1986-03-31 JP JP7086786A patent/JPS62229955A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01154567A (ja) * | 1987-12-10 | 1989-06-16 | Mitsubishi Electric Corp | 半導体装置 |
| JP2017157799A (ja) * | 2016-03-04 | 2017-09-07 | 浜松ホトニクス株式会社 | 半導体受光モジュールおよび半導体受光モジュールの製造方法 |
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