JPS61156872A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61156872A JPS61156872A JP27633584A JP27633584A JPS61156872A JP S61156872 A JPS61156872 A JP S61156872A JP 27633584 A JP27633584 A JP 27633584A JP 27633584 A JP27633584 A JP 27633584A JP S61156872 A JPS61156872 A JP S61156872A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、例えばアルミニウム（Ａｌ）配線
層のためのバリヤ層中に、シリコン、多、結晶シリコン
（ポリシリコン）、シリサイド等をサンドインチ状には
さんでジャンクション破壊とポリシリコンフラワーと呼
称されるシリコンのＡ１配線中の析出を防止した半導体
装置に関する。
層のためのバリヤ層中に、シリコン、多、結晶シリコン
（ポリシリコン）、シリサイド等をサンドインチ状には
さんでジャンクション破壊とポリシリコンフラワーと呼
称されるシリコンのＡ１配線中の析出を防止した半導体
装置に関する。
集積回路（ＩＣ）の形成には、シリコン基板に能動素子
を形成しｉを用いる配線層を設けて作る技術が多用され
ているが、特に配線にＡｌを用いる理由は、抵抗が小で
あり、加工特にエツチングと微細パターン形成が容易で
あり、密着性が良いことに加え、安価であるからである
。そこで第２図の断面図に示される如（、シリコン基板
２１上に第１層Ａｌ配線２２を形成し、全面に眉間絶縁
膜２３を成長し、この眉間絶縁膜に窓開けをして第２層
Ａ１配線２４を形成し、全面をカバー膜２５で覆うこと
が行われる。
を形成しｉを用いる配線層を設けて作る技術が多用され
ているが、特に配線にＡｌを用いる理由は、抵抗が小で
あり、加工特にエツチングと微細パターン形成が容易で
あり、密着性が良いことに加え、安価であるからである
。そこで第２図の断面図に示される如（、シリコン基板
２１上に第１層Ａｌ配線２２を形成し、全面に眉間絶縁
膜２３を成長し、この眉間絶縁膜に窓開けをして第２層
Ａ１配線２４を形成し、全面をカバー膜２５で覆うこと
が行われる。
しかし、シリコン基板上にＡｌ配線を形成したとき、ジ
ャンクション破壊が発生することが知られている。第３
図の断面図を参照すると、シリコン基板３１にベース領
域３２、ベース領域内にエミッタ領域３３を形成し、絶
縁膜３４に窓開けをした後にＡｌ配線層３５を形成する
。 ＩＣの製造工程においては、一般にＡ２配線層３５
を形成した後に、４００〜４５０℃の熱処理が３〜５回
実施される。
ャンクション破壊が発生することが知られている。第３
図の断面図を参照すると、シリコン基板３１にベース領
域３２、ベース領域内にエミッタ領域３３を形成し、絶
縁膜３４に窓開けをした後にＡｌ配線層３５を形成する
。 ＩＣの製造工程においては、一般にＡ２配線層３５
を形成した後に、４００〜４５０℃の熱処理が３〜５回
実施される。
前記した加熱サイクルが繰り返されると、シリコン基板
のシリコンがＡｌ配線層に吸い上げられ、他方ｉ配線層
のＡｌがシリコン基板内に入り込む。この八βの入り込
んだ部分３５ａが図示の如（にベース領域３２に達する
と、ジャンクション破壊すなわちエミッタ・ペースショ
ートが発生する。
のシリコンがＡｌ配線層に吸い上げられ、他方ｉ配線層
のＡｌがシリコン基板内に入り込む。この八βの入り込
んだ部分３５ａが図示の如（にベース領域３２に達する
と、ジャンクション破壊すなわちエミッタ・ペースショ
ートが発生する。
ＩＣの集積度が高まり微細パターンが形成されると共に
、・エミッタ領域、ベース領域は浅く形成されるので、
前記した問題は更に増大する傾向にある。
、・エミッタ領域、ベース領域は浅く形成されるので、
前記した問題は更に増大する傾向にある。
上記の問題の解決策として２つの方法が提案された。そ
の１つは、ＡＩ中にシリコンを１〜２％程度に混入し、
シリコンの吸い上げを防止する方法である。４５０℃で
ＡＩ中のシリコンの固溶度は０．７％程度であるが、導
入するシリコンを前記の値にまで高めるのである。しか
し、この方法において、ウェハ処理の段階では特に問題
はないが、プロセスが終ったところまたはＩＣの使用中
に、配線にシリコンが析出しくポリシリコンフラワーの
形成）配線の抵抗を増大する問題がある。
の１つは、ＡＩ中にシリコンを１〜２％程度に混入し、
シリコンの吸い上げを防止する方法である。４５０℃で
ＡＩ中のシリコンの固溶度は０．７％程度であるが、導
入するシリコンを前記の値にまで高めるのである。しか
し、この方法において、ウェハ処理の段階では特に問題
はないが、プロセスが終ったところまたはＩＣの使用中
に、配線にシリコンが析出しくポリシリコンフラワーの
形成）配線の抵抗を増大する問題がある。
また、最近では素子の組立工程の自動化が進められ、素
子の耐熱特性として少なくとも５００℃の温度にさらさ
れても異常の発生しないことが要請されている。そこで
、本出願人は、第４図に示される半導体装置（ｎｐｎ型
のバイポーラ型半導体装置）を開発し、同図において、
４１は半導体基板、４２は絶縁膜、４３は電極配線、４
４は第１の薄層、４５は第２の薄層、４６は第３の薄層
を示し、かかる半導体装置は、半導体基板表面より導出
された電極配線層が、アルミニウムもしくはアルミニウ
ム合金もしくはアルミニウム合金の硅化物よりなり前記
半導体基板とオーミンク接触せる第１の薄層と、該第１
の薄層上に形成されたＴｉ＋ Ｗ＋ Ｍｏ、 Ｚｒ＋
Ｃｒ＋Ｈｆ、 Ｎｂ＋ Ｌ Ｎｉ＋ Ｐｔ＋ Ｔａ、
Ｐｄ及びその合金の中から選ばれた一つよりなる第２の
薄層と、該第２の薄層上に形成されたアルミニウムの硅
化物もしくはアルミニウム合金の硅化物よりなる第３の
薄層とからなることを特徴とするものである。
子の耐熱特性として少なくとも５００℃の温度にさらさ
れても異常の発生しないことが要請されている。そこで
、本出願人は、第４図に示される半導体装置（ｎｐｎ型
のバイポーラ型半導体装置）を開発し、同図において、
４１は半導体基板、４２は絶縁膜、４３は電極配線、４
４は第１の薄層、４５は第２の薄層、４６は第３の薄層
を示し、かかる半導体装置は、半導体基板表面より導出
された電極配線層が、アルミニウムもしくはアルミニウ
ム合金もしくはアルミニウム合金の硅化物よりなり前記
半導体基板とオーミンク接触せる第１の薄層と、該第１
の薄層上に形成されたＴｉ＋ Ｗ＋ Ｍｏ、 Ｚｒ＋
Ｃｒ＋Ｈｆ、 Ｎｂ＋ Ｌ Ｎｉ＋ Ｐｔ＋ Ｔａ、
Ｐｄ及びその合金の中から選ばれた一つよりなる第２の
薄層と、該第２の薄層上に形成されたアルミニウムの硅
化物もしくはアルミニウム合金の硅化物よりなる第３の
薄層とからなることを特徴とするものである。
前記問題を解決するための第２の方法は、基板のＡＩ配
線との接触部にチタンまたは白金のシリサイドを形成し
、その上にバリヤ層としてチタンナイトライド（ＴｉＮ
）を設け、ＴｉＮの上にＡｆｆｉ配線を形成し、シリコ
ンの吸い上げに対するバリヤを形成することである。こ
の方法はかなりの好結果をもたらすものの、ＴｉＮの密
着性あるいは被覆性が悪いところが１個所でもあると、
そこでシリコンの吸い上げが集中的に発生し、ジャンク
ション破壊が惹起されることが見出され、バリヤ層を用
いる方法においてもこの点の解決が求められている。
線との接触部にチタンまたは白金のシリサイドを形成し
、その上にバリヤ層としてチタンナイトライド（ＴｉＮ
）を設け、ＴｉＮの上にＡｆｆｉ配線を形成し、シリコ
ンの吸い上げに対するバリヤを形成することである。こ
の方法はかなりの好結果をもたらすものの、ＴｉＮの密
着性あるいは被覆性が悪いところが１個所でもあると、
そこでシリコンの吸い上げが集中的に発生し、ジャンク
ション破壊が惹起されることが見出され、バリヤ層を用
いる方法においてもこの点の解決が求められている。
本発明は上記問題点を解消した半導体装置を提供するも
ので、その手段は、半導体基板表面から導出される電極
配線層が、該基板表面の高融点金属のシリサイド層の上
に、第１のバリヤ層、シリコン層、第２のバリヤ層およ
びアルミニウムを主成分とする多配線層を形成してなる
ことを特徴とする半導体装置によってなされる。
ので、その手段は、半導体基板表面から導出される電極
配線層が、該基板表面の高融点金属のシリサイド層の上
に、第１のバリヤ層、シリコン層、第２のバリヤ層およ
びアルミニウムを主成分とする多配線層を形成してなる
ことを特徴とする半導体装置によってなされる。
上記装置においては、ＡＪ配線の下のバリヤ層の下にシ
リコン層を形成し、このシリコン層の下にバリヤ層を設
け、このバリヤ層が基板のシリサイドと接触しているの
で、基板のシリコンが吸い上げられてもそれはシリコン
層で止り、シリコン層からのシリコンの吸い上げは上方
のバリヤ層によって防止されるので、Ａ！配線へのシリ
コンの吸い上げが防止され従来の問題点が解決されるも
のである。
リコン層を形成し、このシリコン層の下にバリヤ層を設
け、このバリヤ層が基板のシリサイドと接触しているの
で、基板のシリコンが吸い上げられてもそれはシリコン
層で止り、シリコン層からのシリコンの吸い上げは上方
のバリヤ層によって防止されるので、Ａ！配線へのシリ
コンの吸い上げが防止され従来の問題点が解決されるも
のである。
以下、図面を参照して本発明実施例を詳細に説明する。
第１図に本発明実施例が断面で示され、図において、１
１はシリコン基板、１２はベース領域、１３はエミッタ
領域、１４は絶縁膜、１５はチタンシリサイド層（Ｔｉ
Ｓｉｚ ） 、１６は第１のバリヤ層（例えばチタンナ
イトライド）、１７はシリコン層、１８は第２のバリヤ
層、１９は＾ｊＩＣｕ（Ｃｕは２〜３％）配線層、をそ
れぞれ示す、シリサイド層は高融点金属を用いて形成さ
れ、白金シリサイド（ＰｔＳｉ２）であってもよい。
１はシリコン基板、１２はベース領域、１３はエミッタ
領域、１４は絶縁膜、１５はチタンシリサイド層（Ｔｉ
Ｓｉｚ ） 、１６は第１のバリヤ層（例えばチタンナ
イトライド）、１７はシリコン層、１８は第２のバリヤ
層、１９は＾ｊＩＣｕ（Ｃｕは２〜３％）配線層、をそ
れぞれ示す、シリサイド層は高融点金属を用いて形成さ
れ、白金シリサイド（ＰｔＳｉ２）であってもよい。
シリサイド層１５はシリコン基板上にチタンまたは白金
をおいた後の熱処理によって作られ、第１のバリヤ層は
りアクティブスパッタで５００人の膜厚に、シリコン層
１７はＲＦスパッタで３００〜５００人の膜厚に、また
第２のバリヤ層はりアクティブスパッタで１０００〜１
５００人の膜厚に、配線層は５０００人の膜厚に形成し
た。ＴｉＮのリアクティブスパッタはＴｉをＡｒ＋ Ｎ
２ （Ｎ２は３０％）ガス中でスパッタして形成する
。
をおいた後の熱処理によって作られ、第１のバリヤ層は
りアクティブスパッタで５００人の膜厚に、シリコン層
１７はＲＦスパッタで３００〜５００人の膜厚に、また
第２のバリヤ層はりアクティブスパッタで１０００〜１
５００人の膜厚に、配線層は５０００人の膜厚に形成し
た。ＴｉＮのリアクティブスパッタはＴｉをＡｒ＋ Ｎ
２ （Ｎ２は３０％）ガス中でスパッタして形成する
。
本願発明者の実験によれば、第１図の装置においては、
従来例にみられたポリシリコンフラワーの発生もなく、
また集中的なシリコンの吸い上げによるジャンクション
破壊の問題も発生しないことが確認された。
従来例にみられたポリシリコンフラワーの発生もなく、
また集中的なシリコンの吸い上げによるジャンクション
破壊の問題も発生しないことが確認された。
以上説明したように本発明によれば、バリヤ層の間にシ
リコン層をサンドインチ状に設けることにより、Ａｌ配
線のシリコンの吸い上げによるジャンクション破壊が防
止され、シリコンフラワーの発生や密着性被覆性の悪い
部分でのシリコンの集中的吸い上げも防止され、半導体
装置の製造歩留りと製品の信頼性向上に効果大である。
リコン層をサンドインチ状に設けることにより、Ａｌ配
線のシリコンの吸い上げによるジャンクション破壊が防
止され、シリコンフラワーの発生や密着性被覆性の悪い
部分でのシリコンの集中的吸い上げも防止され、半導体
装置の製造歩留りと製品の信頼性向上に効果大である。
第１図は本発明実施例の断面図、第２図、第３図および
第４図は従来例の断面図である。 図中、１１はシリコン基板、１２はベース領域、１３は
エミッタ領域、１４は絶縁膜、１５はシリサイド層、１
６と１８はＴｉＮ層、１７はシリコン層、１９は Ａｌ
Ｃｕ配線層、をそれぞれ示す。 第１図 第２図 第３図 第４図
第４図は従来例の断面図である。 図中、１１はシリコン基板、１２はベース領域、１３は
エミッタ領域、１４は絶縁膜、１５はシリサイド層、１
６と１８はＴｉＮ層、１７はシリコン層、１９は Ａｌ
Ｃｕ配線層、をそれぞれ示す。 第１図 第２図 第３図 第４図
Claims (1)
- 半導体基板表面から導出される電極配線層が、該基板
表面の高融点金属のシリサイド層の上に、第１のバリヤ
層、シリコン層、第２のバリヤ層およびアルミニウムを
主成分とする多配線層を形成してなることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27633584A JPS61156872A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27633584A JPS61156872A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156872A true JPS61156872A (ja) | 1986-07-16 |
Family
ID=17568007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27633584A Pending JPS61156872A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156872A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4884123A (en) * | 1987-02-19 | 1989-11-28 | Advanced Micro Devices, Inc. | Contact plug and interconnect employing a barrier lining and a backfilled conductor material |
| US4990997A (en) * | 1988-04-20 | 1991-02-05 | Fujitsu Limited | Crystal grain diffusion barrier structure for a semiconductor device |
| US5049975A (en) * | 1989-03-14 | 1991-09-17 | Mitsubishi Denki Kabushiki Kaisha | Multi-layered interconnection structure for a semiconductor device |
| US5070036A (en) * | 1989-01-04 | 1991-12-03 | Quality Microcircuits Corporation | Process for contacting and interconnecting semiconductor devices within an integrated circuit |
| US6455940B2 (en) * | 1997-08-28 | 2002-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including lead wiring protected by dual barrier films |
-
1984
- 1984-12-28 JP JP27633584A patent/JPS61156872A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4884123A (en) * | 1987-02-19 | 1989-11-28 | Advanced Micro Devices, Inc. | Contact plug and interconnect employing a barrier lining and a backfilled conductor material |
| US4990997A (en) * | 1988-04-20 | 1991-02-05 | Fujitsu Limited | Crystal grain diffusion barrier structure for a semiconductor device |
| US5070036A (en) * | 1989-01-04 | 1991-12-03 | Quality Microcircuits Corporation | Process for contacting and interconnecting semiconductor devices within an integrated circuit |
| US5049975A (en) * | 1989-03-14 | 1991-09-17 | Mitsubishi Denki Kabushiki Kaisha | Multi-layered interconnection structure for a semiconductor device |
| US6455940B2 (en) * | 1997-08-28 | 2002-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including lead wiring protected by dual barrier films |
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