JPH0516189B2 - - Google Patents
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- JPH0516189B2 JPH0516189B2 JP58007243A JP724383A JPH0516189B2 JP H0516189 B2 JPH0516189 B2 JP H0516189B2 JP 58007243 A JP58007243 A JP 58007243A JP 724383 A JP724383 A JP 724383A JP H0516189 B2 JPH0516189 B2 JP H0516189B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/452—Ohmic electrodes on AIII-BV compounds
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Description
【発明の詳細な説明】
本発明は半導体装置、特にGaAsのような閃亜
鉛鉱型結晶構造を有する半導体基本を用いた半導
体装置に関する。
鉛鉱型結晶構造を有する半導体基本を用いた半導
体装置に関する。
低雑音、高遮断周波数、高出力等の特長を有す
るマイクロ波トランジスタとして、GaAs（砒化
ガリウム）シヨツトキ障壁ゲート電界効果トラン
ジスタ（GaAs−SBGFET）が一般に知られてい
る。
るマイクロ波トランジスタとして、GaAs（砒化
ガリウム）シヨツトキ障壁ゲート電界効果トラン
ジスタ（GaAs−SBGFET）が一般に知られてい
る。
本願発明者が以前に開発したGaAs−SBGFET
素子はｎ導電型の能動領域表面（主面）にソー
ス、ドレインとなるオーミツク接触電極を設ける
とともに、その中間にゲートとなるシヨツトキ接
合電極を１つあるいは２つ設けて、それぞれシン
グルゲート構造あるいはデユアルゲート構造を構
成した構造となつている。また、前記ソース・ド
レイン電極はその製造において、ｎ型GaAsエビ
タキシヤル層上にAuGe、Ni、Auを順次積層形
成した後、アロイ処理（400℃前後で数分処理）
を行つてGaAsエピタキシヤル層とのオーミツク
性接合を図ることによつて形成される。
素子はｎ導電型の能動領域表面（主面）にソー
ス、ドレインとなるオーミツク接触電極を設ける
とともに、その中間にゲートとなるシヨツトキ接
合電極を１つあるいは２つ設けて、それぞれシン
グルゲート構造あるいはデユアルゲート構造を構
成した構造となつている。また、前記ソース・ド
レイン電極はその製造において、ｎ型GaAsエビ
タキシヤル層上にAuGe、Ni、Auを順次積層形
成した後、アロイ処理（400℃前後で数分処理）
を行つてGaAsエピタキシヤル層とのオーミツク
性接合を図ることによつて形成される。
ところで、AuGeはAu88％、Ge12％のとき約
356℃で共晶を作ることが一般に知られている。
このこともあつてか、従来のAuGeの組成比はGe
は最大でも12重量％となつている。
356℃で共晶を作ることが一般に知られている。
このこともあつてか、従来のAuGeの組成比はGe
は最大でも12重量％となつている。
しかし、このような組成比を有するAuGeでは
充分なオーミツク性接合が得られないことが本願
出願人の測定検査の結果明らかとなつた。
充分なオーミツク性接合が得られないことが本願
出願人の測定検査の結果明らかとなつた。
この点について考察して見ると、GaAs化合物
半導体基体にオーミツクをとる際、AuGe電極
（AuGe電極構成層）を用いることが多いが、こ
れはオーミツクコタクト形成のための合金化熱処
理の際、GeがGaAs中に拡散し、ドナーとなつて
GaAs表面を高濃度化する結果、この高濃度層と
Auとの間にトンネル現像が起こり、オーミツク
コンタクトが得られる、とする解釈が一般的であ
る。したがつて、Geの量を多くしてやればGaAs
表面がより高キヤリア濃度となり、より低抵抗と
なることが推定できる。
半導体基体にオーミツクをとる際、AuGe電極
（AuGe電極構成層）を用いることが多いが、こ
れはオーミツクコタクト形成のための合金化熱処
理の際、GeがGaAs中に拡散し、ドナーとなつて
GaAs表面を高濃度化する結果、この高濃度層と
Auとの間にトンネル現像が起こり、オーミツク
コンタクトが得られる、とする解釈が一般的であ
る。したがつて、Geの量を多くしてやればGaAs
表面がより高キヤリア濃度となり、より低抵抗と
なることが推定できる。
一方、前記のように、AuGeは12％Ge濃度で共
晶となるため、Ge濃度が１％程度あるいは12％
以下では、GeがAuに吸収され、（すなわちAuGe
共晶をつくるためのみにGeが反応してしまい）
充分にGaAs中に拡散しないと推定できる。
晶となるため、Ge濃度が１％程度あるいは12％
以下では、GeがAuに吸収され、（すなわちAuGe
共晶をつくるためのみにGeが反応してしまい）
充分にGaAs中に拡散しないと推定できる。
そこで、本発明者はGe濃度を12重量％を越え
て多くしておけば共晶する以外の過剰GeがGaAs
中に拡散され、低抵抗オーミツクが得られるとの
考えのもとに本発明を成した。
て多くしておけば共晶する以外の過剰GeがGaAs
中に拡散され、低抵抗オーミツクが得られるとの
考えのもとに本発明を成した。
他方、前記ｎ型GaAsエピタキシヤル層（ｎ型
GaAs基体）上のAuGe、Ni、Auをアロイ処理す
ると、第１図に示すようにAuGeが局部的に盛り
上がり、ゲート電極の微細化やワイヤボンダビリ
テイを悪化させるいわゆるボールアツプ現象が生
じることが多い。これは、AuGe自体が表面張力
が大きく、AuGeが生成させると丸く固まろうと
する性質があることによると一般にいわれてい
る。なお、図中、１はGaAs基体、２はAuGe層、
３はAuGe共晶層、４はNi層、５はAu層をそれ
ぞれ示す。
GaAs基体）上のAuGe、Ni、Auをアロイ処理す
ると、第１図に示すようにAuGeが局部的に盛り
上がり、ゲート電極の微細化やワイヤボンダビリ
テイを悪化させるいわゆるボールアツプ現象が生
じることが多い。これは、AuGe自体が表面張力
が大きく、AuGeが生成させると丸く固まろうと
する性質があることによると一般にいわれてい
る。なお、図中、１はGaAs基体、２はAuGe層、
３はAuGe共晶層、４はNi層、５はAu層をそれ
ぞれ示す。
ところで、前記AuGe層２、Ni層４、Au層５
の厚さは従来たとえば1200Å、300Å、1300Åと
なつていて、AuGe層２とAu層５との厚さ比は
略１：１程度となつているが、本発明者は1300Å
と薄いAu層５ではAuGe共晶層のボールアツプ
力に抗し得ないのではないかとの考えのもとに順
次Au層の厚さを厚くすることによつてある厚さ
以上ではボールアツプ現象を抑えることができる
ことを発見し、本発明を成した。
の厚さは従来たとえば1200Å、300Å、1300Åと
なつていて、AuGe層２とAu層５との厚さ比は
略１：１程度となつているが、本発明者は1300Å
と薄いAu層５ではAuGe共晶層のボールアツプ
力に抗し得ないのではないかとの考えのもとに順
次Au層の厚さを厚くすることによつてある厚さ
以上ではボールアツプ現象を抑えることができる
ことを発見し、本発明を成した。
したがつて、本発明の目的はオーミツク抵抗の
低い半導体装置を提供することにある。
低い半導体装置を提供することにある。
また、本発明の他の目的は前記目的を達成する
とともにボールアツプ現象のない半導体装置を提
供することにある。
とともにボールアツプ現象のない半導体装置を提
供することにある。
以下、実施例により本発明を説明する。
第２図は本発明の一実施例によるGaAs−
SBGFET素子の要部を示す平面図、第３図は第
２図の−線に沿う断面図、第４図ａ〜ｃは素
子の製造方法を示す各工程での断面図、第５図は
オーミツク電極構造を示す模式図である。
SBGFET素子の要部を示す平面図、第３図は第
２図の−線に沿う断面図、第４図ａ〜ｃは素
子の製造方法を示す各工程での断面図、第５図は
オーミツク電極構造を示す模式図である。
この実施例の素子は、ソース電極(S)とドレイン
電極(D)との間に２本のゲート電極（G1、G2）を
設けた、いわゆるデユアルゲート構造となつてい
る。なお、第２図は素子の表面を被うパツシペー
シヨン膜は省略してある。
電極(D)との間に２本のゲート電極（G1、G2）を
設けた、いわゆるデユアルゲート構造となつてい
る。なお、第２図は素子の表面を被うパツシペー
シヨン膜は省略してある。
この素子は、Crを拡散させて絶縁体となつた
GaAs基板（GaAs基体）６の主面にメサエツチ
ングによつて形成されたメサ構造のｎ型エピタキ
シヤル層７を有している。GaAs基板６は厚さが
350〜400μｍ程度の厚さとなり、能動層となるｎ
型エピタキシヤル層７は0.3μｍと極めて薄くなつ
ている。
GaAs基板（GaAs基体）６の主面にメサエツチ
ングによつて形成されたメサ構造のｎ型エピタキ
シヤル層７を有している。GaAs基板６は厚さが
350〜400μｍ程度の厚さとなり、能動層となるｎ
型エピタキシヤル層７は0.3μｍと極めて薄くなつ
ている。
ｎ型エピタキシヤル層７の主面中央には1μｍ
〜1.5μｍのゲート長さを有する２本のゲート電極
が平行（間隔1μｍ）に配設されている。２本の
ゲート電極はそれぞれ第１ゲート電極（G1）８、
第２ゲート電極（G2）９を形作つている。また、
２本のゲート電極を挾んで別々にソース電極(S)１
０、ドレイン電極(D)１１が配設されている。
〜1.5μｍのゲート長さを有する２本のゲート電極
が平行（間隔1μｍ）に配設されている。２本の
ゲート電極はそれぞれ第１ゲート電極（G1）８、
第２ゲート電極（G2）９を形作つている。また、
２本のゲート電極を挾んで別々にソース電極(S)１
０、ドレイン電極(D)１１が配設されている。
第１・第２ゲート電極８，９は厚さ6000Å程度
のアルミニウムによつて形成され、シヨツトキ障
壁接合となつている。また、ソース・ドレイン電
極１０，１１は第５図で示すように、最下層の
1200Åの厚さのAuGe層１２（Geの組成比は12重
量％を越え、たとえば20％）中層の厚さ300Åの
Ni層１３、上層の厚さ2400〜4500ÅのAu層１４
からなる多層構造となるとともに、電極形成後の
400℃、５分のアロイ処理によつてｎ型エピタキ
シヤル層７とのオーミツク性接合化が図られてい
る。
のアルミニウムによつて形成され、シヨツトキ障
壁接合となつている。また、ソース・ドレイン電
極１０，１１は第５図で示すように、最下層の
1200Åの厚さのAuGe層１２（Geの組成比は12重
量％を越え、たとえば20％）中層の厚さ300Åの
Ni層１３、上層の厚さ2400〜4500ÅのAu層１４
からなる多層構造となるとともに、電極形成後の
400℃、５分のアロイ処理によつてｎ型エピタキ
シヤル層７とのオーミツク性接合化が図られてい
る。
他方、第１ゲート電極８および第２ゲート電極
９の一端はｎ型エピタキシヤル層７から外れて
GaAs基板６上に延在し、その先端に幅広のボン
デイングパツド１５，１６を形作つている。ま
た、素子の主面は絶縁膜（パツシベーシヨン膜）
１７で被われている。この際、第２図の二点鎖線
枠で取り囲まれゲート、ドレイン、ソース用の各
ボンデイングバツト１５，１６，１８，１９は前
記バツシベーシヨン膜１７では被われない。そし
て、この素子を用いてGaAs−SBGFET（装置）
を組み立てる際には、前記ボンデイングバツド１
５，１６，１８，１９にワイヤが接続される。
９の一端はｎ型エピタキシヤル層７から外れて
GaAs基板６上に延在し、その先端に幅広のボン
デイングパツド１５，１６を形作つている。ま
た、素子の主面は絶縁膜（パツシベーシヨン膜）
１７で被われている。この際、第２図の二点鎖線
枠で取り囲まれゲート、ドレイン、ソース用の各
ボンデイングバツト１５，１６，１８，１９は前
記バツシベーシヨン膜１７では被われない。そし
て、この素子を用いてGaAs−SBGFET（装置）
を組み立てる際には、前記ボンデイングバツド１
５，１６，１８，１９にワイヤが接続される。
ここで、このような素子の製造方法について、
第４図ａ〜ｃを参照しながら簡単に説明する。ま
ず、350〜400μｍの厚さのGaAs基板６を用意し
た後、その主面に0.3μｍのｎ型エピタキシヤル層
７を形成し、かつ常用のホトエツチングによつて
メサエツチを施こし、ｎ型エピタキシヤル層７の
メサ構造化を図る。
第４図ａ〜ｃを参照しながら簡単に説明する。ま
ず、350〜400μｍの厚さのGaAs基板６を用意し
た後、その主面に0.3μｍのｎ型エピタキシヤル層
７を形成し、かつ常用のホトエツチングによつて
メサエツチを施こし、ｎ型エピタキシヤル層７の
メサ構造化を図る。
つぎに、同図ｂに示すように、能動層となるｎ
型エピタキシヤル層７上に常用の蒸着技術によつ
てAuGe層／Ni層／Au層からなるソース電極１
０、ドレイン電極１１を前述のパターン通りに形
成し、オーミツクを得るためにアロイ処理（400
℃、５分）を行なう。
型エピタキシヤル層７上に常用の蒸着技術によつ
てAuGe層／Ni層／Au層からなるソース電極１
０、ドレイン電極１１を前述のパターン通りに形
成し、オーミツクを得るためにアロイ処理（400
℃、５分）を行なう。
つぎに、常用の部分蒸着技術によつて前述のパ
ターン通りにｎ型エピタキシヤル層７および
GaAs基板６上に亘つてアルミニウムを取り付け
て、同図ｃで示すように、シヨツトキ障壁接合の
第１・第２ゲート電極８，９を形成する。
ターン通りにｎ型エピタキシヤル層７および
GaAs基板６上に亘つてアルミニウムを取り付け
て、同図ｃで示すように、シヨツトキ障壁接合の
第１・第２ゲート電極８，９を形成する。
つぎに、第４図では図示しないボンデイングバ
ツド１５，１６，１８，１９を除く素子の主面全
域をバツシベーシヨン膜１７で被い素子を製造す
る。このパツシベーシン膜１７は常用の各種膜形
勢方法で適宜な物質で形成する。
ツド１５，１６，１８，１９を除く素子の主面全
域をバツシベーシヨン膜１７で被い素子を製造す
る。このパツシベーシン膜１７は常用の各種膜形
勢方法で適宜な物質で形成する。
このような素子ではつぎのような効果の奏す
る。
る。
(1) AuGe層におけるGeの組成比はAuGeの共晶
を起す12重量％を越えた、たとえば20重量％で
あるため、アロイ時にはGeが共晶化のために
Auに吸収されるとしても、Geはその量が多い
ことから、共晶化に費されないGeも多量に存
在することから、Geは従来品に比較して多量
にｎ型エピタキシヤル層７に拡散される。この
結果、オーミツク抵抗は従来品に比較して低下
する。したがつて、トランジスタのgm、NF等
の特性が向上する。
を起す12重量％を越えた、たとえば20重量％で
あるため、アロイ時にはGeが共晶化のために
Auに吸収されるとしても、Geはその量が多い
ことから、共晶化に費されないGeも多量に存
在することから、Geは従来品に比較して多量
にｎ型エピタキシヤル層７に拡散される。この
結果、オーミツク抵抗は従来品に比較して低下
する。したがつて、トランジスタのgm、NF等
の特性が向上する。
(2) 第５図に示すように、オーミツク電極のAu
層１４の厚さは従来品の1300Åに比較して2400
〜4500Åと厚く、かつAuGe層１２の厚さに比
較して、約２倍以上となつている。したがつ
て、本発明者の実験によつて確認してあるが、
この各層の厚さ構成によつてAuGe層１２の共
晶化にあつても従来のようなボールアツプ現象
は生じない。したがつて、第５図に示すよう
に、AuGe層１２を共晶化しても、Au層１４
の表面は平坦を維持する。この結果、ボールア
ツプ現象によつて生じたAu層表面の凹凸によ
つて、第１・第２ゲート電極８，９の形成工程
におけるホトレジストの微細パターン化不適は
防止できる。また、AuGe層１２のボールアツ
プ現象を防止し、Au層１４の表面を平坦にで
きるので、Au層１４の表面とワイヤ（金線）
との接合性を向上できる。
層１４の厚さは従来品の1300Åに比較して2400
〜4500Åと厚く、かつAuGe層１２の厚さに比
較して、約２倍以上となつている。したがつ
て、本発明者の実験によつて確認してあるが、
この各層の厚さ構成によつてAuGe層１２の共
晶化にあつても従来のようなボールアツプ現象
は生じない。したがつて、第５図に示すよう
に、AuGe層１２を共晶化しても、Au層１４
の表面は平坦を維持する。この結果、ボールア
ツプ現象によつて生じたAu層表面の凹凸によ
つて、第１・第２ゲート電極８，９の形成工程
におけるホトレジストの微細パターン化不適は
防止できる。また、AuGe層１２のボールアツ
プ現象を防止し、Au層１４の表面を平坦にで
きるので、Au層１４の表面とワイヤ（金線）
との接合性を向上できる。
また、Au層１４を厚くすることによつて、
AuGe層１２の共晶化に費やされるGe及びオーミ
ツク抵抗低減化でｎ型エピタキシヤル層７に拡散
されるGe以外の余剰のGeや、前記ｎ型エピタキ
シヤル層７に拡散されるGeでｎ型エピタキシヤ
ル層７から放出されるGaがAuGe層１２に比べて
薄い膜厚のNi層１３を通してAu層１４に拡散さ
れても、余剰のGeや放出されるGaはAu層１４の
下部分に留まり、Au層１４の上部分はGeやGaが
含有されない純度の高いものに形成できる。つま
り、Au層１４の表面は純度が高く、Au層１４の
表面は余剰のGeの拡散がないのでボールアツプ
現象が発生しにくく平坦に形成され、Au層１４
の表面はAuGe層１２のボールアツプ現象やAu
層１４の下部分に拡散される余剰のGeによるボ
ールアツプ現象を抑制して平坦にできるので、
Au層１４の表面とワイヤとの接合性をより一層
向上できる。
AuGe層１２の共晶化に費やされるGe及びオーミ
ツク抵抗低減化でｎ型エピタキシヤル層７に拡散
されるGe以外の余剰のGeや、前記ｎ型エピタキ
シヤル層７に拡散されるGeでｎ型エピタキシヤ
ル層７から放出されるGaがAuGe層１２に比べて
薄い膜厚のNi層１３を通してAu層１４に拡散さ
れても、余剰のGeや放出されるGaはAu層１４の
下部分に留まり、Au層１４の上部分はGeやGaが
含有されない純度の高いものに形成できる。つま
り、Au層１４の表面は純度が高く、Au層１４の
表面は余剰のGeの拡散がないのでボールアツプ
現象が発生しにくく平坦に形成され、Au層１４
の表面はAuGe層１２のボールアツプ現象やAu
層１４の下部分に拡散される余剰のGeによるボ
ールアツプ現象を抑制して平坦にできるので、
Au層１４の表面とワイヤとの接合性をより一層
向上できる。
なお、本発明は前記実施例に限定されない。す
なわち、本発明は他の閃亜鉛鉱型半導体装置にも
適用できる。
なわち、本発明は他の閃亜鉛鉱型半導体装置にも
適用できる。
以上のように、本発明によれば、オーミツク抵
抗の低減を図ることができる。またこれとともに
オーミツク電極のボールアツプ化を抑制すること
ができる。このため、特性の向上、歩留の向上を
図ることができ、コスト低減化も可能となる。
抗の低減を図ることができる。またこれとともに
オーミツク電極のボールアツプ化を抑制すること
ができる。このため、特性の向上、歩留の向上を
図ることができ、コスト低減化も可能となる。
第１図はオーミツク電極のボールアツプ現象を
示す模式図、第２図は本発明の一実施例による
GaAs−SBGFET素子の要部を示す平面図、第３
図は第２図の−線に沿う断面図、第４図ａ〜
ｃは素子の製造方法を示す各工程での断面図、第
５図は本発明によるオーミツク電極構造を示す模
式図である。 １，６……GaAs基板、２，１２……AuGe層、
４，１３……Ni層、５，１４……Au層、７……
ｎ型エピタキシヤル層、８……第１ゲート電極、
９……第２ゲート電極、１０……ソース電極、１
１……ドレイン電極、１５，１６，１８，１９…
…ボンデイングパツド、１７……バツシペーシヨ
ン膜。
示す模式図、第２図は本発明の一実施例による
GaAs−SBGFET素子の要部を示す平面図、第３
図は第２図の−線に沿う断面図、第４図ａ〜
ｃは素子の製造方法を示す各工程での断面図、第
５図は本発明によるオーミツク電極構造を示す模
式図である。 １，６……GaAs基板、２，１２……AuGe層、
４，１３……Ni層、５，１４……Au層、７……
ｎ型エピタキシヤル層、８……第１ゲート電極、
９……第２ゲート電極、１０……ソース電極、１
１……ドレイン電極、１５，１６，１８，１９…
…ボンデイングパツド、１７……バツシペーシヨ
ン膜。
Claims (1)
- 【特許請求の範囲】 １ 閃亜鉛鉱型半導体結晶基体上にAuGe層、バ
リア層、Au層の夫々を順次積み重ねた電極構成
層を形成する半導体装置の製造方法において、前
記閃亜鉛鉱型半導体結晶基体上に、共晶層を形作
る成分比を越えたGeを含有するAuGe層、バリア
層、前記下層のAuGe層のGeが前記バリア層を通
して拡散されても表面に達しない前記AuGe層の
厚さの２倍以上の厚さを有するAu層の夫々を順
次積み重ねた電極構成層を形成する工程と、この
後、前記電極構成層の下層のAuGe層から前記閃
亜鉛鉱型半導体結晶基体に前記AuGe層の共晶化
に費やされない一部のGeを拡散するとともに、
前記AuGe層の共晶化に費やされない一部のGeが
上層のAu層を表面まで達しない条件下で、前記
閃亜鉛鉱型半導体結晶基体と電極構成層のAuGe
層とを接合するアロイ処理を施す工程とを備えた
ことを特徴とする半導体装置の製造方法。 ２ 前記電極構成層のAuGe層を形成する工程
は、12重量％を越えたGeを含有するAuGe層を形
成する工程であることを特徴とする特許請求の範
囲第１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP724383A JPS59134874A (ja) | 1983-01-21 | 1983-01-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP724383A JPS59134874A (ja) | 1983-01-21 | 1983-01-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59134874A JPS59134874A (ja) | 1984-08-02 |
| JPH0516189B2 true JPH0516189B2 (ja) | 1993-03-03 |
Family
ID=11660564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP724383A Granted JPS59134874A (ja) | 1983-01-21 | 1983-01-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59134874A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02501609A (ja) * | 1987-10-09 | 1990-05-31 | ヒューズ・エアクラフト・カンパニー | ラングミュア・ブロジェット絶縁層を有するＧａＡｓ電気回路装置 |
| US6686616B1 (en) | 2000-05-10 | 2004-02-03 | Cree, Inc. | Silicon carbide metal-semiconductor field effect transistors |
| US6906350B2 (en) | 2001-10-24 | 2005-06-14 | Cree, Inc. | Delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure |
| US6956239B2 (en) | 2002-11-26 | 2005-10-18 | Cree, Inc. | Transistors having buried p-type layers beneath the source region |
| JP2005311151A (ja) * | 2004-04-23 | 2005-11-04 | Japan Science & Technology Agency | 格子整合トンネルダイオードの製造方法および格子整合トンネルダイオード |
| US7265399B2 (en) | 2004-10-29 | 2007-09-04 | Cree, Inc. | Asymetric layout structures for transistors and methods of fabricating the same |
| US7348612B2 (en) | 2004-10-29 | 2008-03-25 | Cree, Inc. | Metal-semiconductor field effect transistors (MESFETs) having drains coupled to the substrate and methods of fabricating the same |
| US7326962B2 (en) | 2004-12-15 | 2008-02-05 | Cree, Inc. | Transistors having buried N-type and P-type regions beneath the source region and methods of fabricating the same |
| US8203185B2 (en) | 2005-06-21 | 2012-06-19 | Cree, Inc. | Semiconductor devices having varying electrode widths to provide non-uniform gate pitches and related methods |
| US7402844B2 (en) | 2005-11-29 | 2008-07-22 | Cree, Inc. | Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods |
| US7646043B2 (en) | 2006-09-28 | 2010-01-12 | Cree, Inc. | Transistors having buried p-type layers coupled to the gate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5132533A (ja) * | 1974-09-10 | 1976-03-19 | Teijin Ltd |
-
1983
- 1983-01-21 JP JP724383A patent/JPS59134874A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5132533A (ja) * | 1974-09-10 | 1976-03-19 | Teijin Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59134874A (ja) | 1984-08-02 |
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