JPS58123724A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58123724A JPS58123724A JP57006357A JP635782A JPS58123724A JP S58123724 A JPS58123724 A JP S58123724A JP 57006357 A JP57006357 A JP 57006357A JP 635782 A JP635782 A JP 635782A JP S58123724 A JPS58123724 A JP S58123724A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electrode
- region
- transistor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/44—Conductive materials thereof
- H10W20/4451—Semiconductor materials, e.g. polysilicon
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置、特に高周波トランジスタの電極
の構造に関するものである。
の構造に関するものである。
近年、高周波トランジスタにおける特性は益々高い周波
数帯、高い出力のものが要求されている。
数帯、高い出力のものが要求されている。
この要求を満足するためには、高周波トランジスタのエ
ミ、り、ペースの各不純物領域及び各電極ｊ−の形状や
間隔は、精密かつ微細に形成されなければならない、し
たがって各不純物領域及び各電極層の形成に自己整合法
を用いれば、各フォトエ、チング工程におけるマスク位
置合せ及び加工による設計寸法からのずれの問題がなく
な）有利となる。又、各電極層間の間隔を半導−表面に
対して縦の方向に求めれば、各不純物領域の間隔を非常
に小さく設計できるので、高周波特性の良いものとなる
。このような構造を有する従来技術として、例えば特開
昭５０−３４４８５に開示されている段付電極トランジ
スタがある。これはエミ、り領域上に逆台形状の多結晶
シリコン層を有する構造であシ、この逆台形状の底部の
位置及び大きさからエミ、り領穢ｖｉ−足め一又底邪と
逆台形状の上表面部の垂直方向に投影し次位置との相対
関係からエミッタ領域とベースコンタクトとの間隔を定
めるものである。しかしながら、このような逆台形多結
晶シリコンの形状に各領域の形Ｆｌｔｔ−依存する構造
であるから、エミッタ及びペース電極層の形成技術とし
ては、垂直上面から電電金属を蒸溜する方法が用いられ
てき九。しかも、極めて高い信頼度を要求する場合には
、多層電極（Ｔｉ−Ｐｔ −Ａｕ。
ミ、り、ペースの各不純物領域及び各電極ｊ−の形状や
間隔は、精密かつ微細に形成されなければならない、し
たがって各不純物領域及び各電極層の形成に自己整合法
を用いれば、各フォトエ、チング工程におけるマスク位
置合せ及び加工による設計寸法からのずれの問題がなく
な）有利となる。又、各電極層間の間隔を半導−表面に
対して縦の方向に求めれば、各不純物領域の間隔を非常
に小さく設計できるので、高周波特性の良いものとなる
。このような構造を有する従来技術として、例えば特開
昭５０−３４４８５に開示されている段付電極トランジ
スタがある。これはエミ、り領域上に逆台形状の多結晶
シリコン層を有する構造であシ、この逆台形状の底部の
位置及び大きさからエミ、り領穢ｖｉ−足め一又底邪と
逆台形状の上表面部の垂直方向に投影し次位置との相対
関係からエミッタ領域とベースコンタクトとの間隔を定
めるものである。しかしながら、このような逆台形多結
晶シリコンの形状に各領域の形Ｆｌｔｔ−依存する構造
であるから、エミッタ及びペース電極層の形成技術とし
ては、垂直上面から電電金属を蒸溜する方法が用いられ
てき九。しかも、極めて高い信頼度を要求する場合には
、多層電極（Ｔｉ−Ｐｔ −Ａｕ。
Ｔｉ−Ｗ−Ａｕ）が用ｉられている。しかも、逆台形状
多結晶Ｓｉ層の結晶粒（ブレーン）が大きいため、両温
下において上層の電極金属（ｐｔ及びＡｕ）が多結晶３
ｉ層を通して半導体基板に侵入し、容易に投合邪まで達
して設合破壊や短絡事故を起こしていた。従って、この
種の装置は高温熱処理もできなければ高温製作も困難で
あった。
多結晶Ｓｉ層の結晶粒（ブレーン）が大きいため、両温
下において上層の電極金属（ｐｔ及びＡｕ）が多結晶３
ｉ層を通して半導体基板に侵入し、容易に投合邪まで達
して設合破壊や短絡事故を起こしていた。従って、この
種の装置は高温熱処理もできなければ高温製作も困難で
あった。
本発明は上記の点に鑑みてなされたもので、下層のＴｉ
を例えばスパッタリング法を用いてち密に形成して、多
結晶シリコン層への上部電極金属の侵入を抑えるように
したものである。
を例えばスパッタリング法を用いてち密に形成して、多
結晶シリコン層への上部電極金属の侵入を抑えるように
したものである。
以下本発明をよシよく理解できるように添付図面全参照
しながら、本発明を適用したトランジスタの一実施例を
その製法に従って、従来と比較しながら説明する。
しながら、本発明を適用したトランジスタの一実施例を
その製法に従って、従来と比較しながら説明する。
第１図は、段付電極トランジスタの従来の構造を示す断
面図である。これは、半導体基板１の内部に、半導体基
板１と反対導電型を呈するベースコンタクト領域７と活
性ペース領域３及び半導体基板と同じ導電型の不純物を
含み、かつ逆台形状に加工された多結晶シリコン層４か
ら導入された不純物で形成されたエミッタ領域５ｆ：形
成した後、さらに逆台形部を絶縁層６にょシ保護し、コ
ンタクト領域及び多結晶シリコン層４に対してｐｔシリ
サイド等によるオーミックコンタクト８を形成し１さら
に電極金属（Ｔｉ−Ｐｔ−Ａｕ）を垂直上面方向から蒸
着して工（ツタ１２及びペース電極１３を設けている。
面図である。これは、半導体基板１の内部に、半導体基
板１と反対導電型を呈するベースコンタクト領域７と活
性ペース領域３及び半導体基板と同じ導電型の不純物を
含み、かつ逆台形状に加工された多結晶シリコン層４か
ら導入された不純物で形成されたエミッタ領域５ｆ：形
成した後、さらに逆台形部を絶縁層６にょシ保護し、コ
ンタクト領域及び多結晶シリコン層４に対してｐｔシリ
サイド等によるオーミックコンタクト８を形成し１さら
に電極金属（Ｔｉ−Ｐｔ−Ａｕ）を垂直上面方向から蒸
着して工（ツタ１２及びペース電極１３を設けている。
これに対して第２および第３図は本実施例を段付電極ト
ランジスタに適用した場合の各断面図である。従来製法
と同様に゛して、半導体基板１に活性ペース領域３（半
導体基板ｌと同じ導電型を呈する）、不純物を含んだ多
結晶シリコン層４、絶縁層６、エミッタ領域５．ベース
コンタクト領域７、オーミックコンタクト８ｔ−形成し
た後、スバ、り：。
ランジスタに適用した場合の各断面図である。従来製法
と同様に゛して、半導体基板１に活性ペース領域３（半
導体基板ｌと同じ導電型を呈する）、不純物を含んだ多
結晶シリコン層４、絶縁層６、エミッタ領域５．ベース
コンタクト領域７、オーミックコンタクト８ｔ−形成し
た後、スバ、り：。
リング法によｈ Ｔｉ層１４を形成する０次に垂直上面
方向からｐｔｌｏ、 Ａｕ１ｌ ’ｆｒ連続蒸着する（
第２図）、最後に逆合形測面部に付着したＴｉｔ−過ば
化水索系混合液でエツチング除去し、エミ、り電極とペ
ース電極を分離させる（第３図）６以上の説明かられか
るように、本発明を適用し几トランジスタは従来と異な
り、Ｔｉ層をスパッタリングで形成しているのでこれを
ち密に形成できる。従って、逆台形状多結晶シリコン層
の結晶粒が大きい場合でも、高温下において電極金属（
Ｐｔ及びＡｕ）が多結晶Ｓ１ 層へ侵入することを防止
することが可能となシ、特に高温熱処理もまｙｔ−１１
４ｉ温動作も可能となった。
方向からｐｔｌｏ、 Ａｕ１ｌ ’ｆｒ連続蒸着する（
第２図）、最後に逆合形測面部に付着したＴｉｔ−過ば
化水索系混合液でエツチング除去し、エミ、り電極とペ
ース電極を分離させる（第３図）６以上の説明かられか
るように、本発明を適用し几トランジスタは従来と異な
り、Ｔｉ層をスパッタリングで形成しているのでこれを
ち密に形成できる。従って、逆台形状多結晶シリコン層
の結晶粒が大きい場合でも、高温下において電極金属（
Ｐｔ及びＡｕ）が多結晶Ｓ１ 層へ侵入することを防止
することが可能となシ、特に高温熱処理もまｙｔ−１１
４ｉ温動作も可能となった。
以上、の実施例では、トランジスタを用いたが、ダイオ
ードや集積回路でも同様に実施できることはいうまでも
なく、金属の拡散速度の速い多結晶シＩＪｄンを用いｔ
半導体装置（バイポーラ技術やＭ ０８技榊を含む）全
般に適用できる。
ードや集積回路でも同様に実施できることはいうまでも
なく、金属の拡散速度の速い多結晶シＩＪｄンを用いｔ
半導体装置（バイポーラ技術やＭ ０８技榊を含む）全
般に適用できる。
第１図は工き、夕領域上に逆台形構造を形成した多結晶
Ｓｉ層を有する従来の段付電極トランジスタの断面図、
第２図および第３図は夫々段付電極トランジスタに、本
発明を適用した一実施例における製造工程順に沿った各
断面図である。 ｌ・・・・・・半導体基板、２・・・・・・フィールド
酸化膜、３・・・・・・活性ペース領域、４・・・・・
・高濃度高結晶３ｉｔ４．５・・・・・・工瑠ツタ領域
、６・・・・・・絶縁層、７・・・・・・ベースコンタ
クト領域、８・・・・・・Ｐｔシリサイド層％ ９・・
・・・・Ｔｌ蒸着層、１０・・・・・・Ｐｔ蒸着層、１
１・・・・・・Ａｕ蒸着層、１２・・・・・・エミッタ
電極、１３・・・・・・ペース電極、１４・・・・・・
ＴＩスバ、り層。
Ｓｉ層を有する従来の段付電極トランジスタの断面図、
第２図および第３図は夫々段付電極トランジスタに、本
発明を適用した一実施例における製造工程順に沿った各
断面図である。 ｌ・・・・・・半導体基板、２・・・・・・フィールド
酸化膜、３・・・・・・活性ペース領域、４・・・・・
・高濃度高結晶３ｉｔ４．５・・・・・・工瑠ツタ領域
、６・・・・・・絶縁層、７・・・・・・ベースコンタ
クト領域、８・・・・・・Ｐｔシリサイド層％ ９・・
・・・・Ｔｌ蒸着層、１０・・・・・・Ｐｔ蒸着層、１
１・・・・・・Ａｕ蒸着層、１２・・・・・・エミッタ
電極、１３・・・・・・ペース電極、１４・・・・・・
ＴＩスバ、り層。
Claims (1)
- 多結晶シリコン層を通して導入された不純物によって活
性動作領域が形成された半導体装置において、前記多結
晶シリコン層上にスパッタリング法によ〕形成されたチ
タン層を設け、その上に電極もしくは配線金属を形成し
たこと全特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006357A JPS58123724A (ja) | 1982-01-19 | 1982-01-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006357A JPS58123724A (ja) | 1982-01-19 | 1982-01-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58123724A true JPS58123724A (ja) | 1983-07-23 |
Family
ID=11636110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57006357A Pending JPS58123724A (ja) | 1982-01-19 | 1982-01-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58123724A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61203676A (ja) * | 1985-03-07 | 1986-09-09 | Toshiba Corp | バイポ−ラ型半導体装置 |
| US4981808A (en) * | 1986-03-27 | 1991-01-01 | Plessey Overseas Limited | Process for the manufacture of III-V semiconductor devices |
| US4983531A (en) * | 1990-02-12 | 1991-01-08 | Motorola, Inc. | Method of fabricating a single polysilicon bipolar transistor which is compatible with a method of fabricating CMOS transistors |
| US5286661A (en) * | 1992-08-26 | 1994-02-15 | Motorola, Inc. | Method of forming a bipolar transistor having an emitter overhang |
| US5397722A (en) * | 1994-03-15 | 1995-03-14 | National Semiconductor Corporation | Process for making self-aligned source/drain polysilicon or polysilicide contacts in field effect transistors |
| US5451532A (en) * | 1994-03-15 | 1995-09-19 | National Semiconductor Corp. | Process for making self-aligned polysilicon base contact in a bipolar junction transistor |
-
1982
- 1982-01-19 JP JP57006357A patent/JPS58123724A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61203676A (ja) * | 1985-03-07 | 1986-09-09 | Toshiba Corp | バイポ−ラ型半導体装置 |
| US4981808A (en) * | 1986-03-27 | 1991-01-01 | Plessey Overseas Limited | Process for the manufacture of III-V semiconductor devices |
| US4983531A (en) * | 1990-02-12 | 1991-01-08 | Motorola, Inc. | Method of fabricating a single polysilicon bipolar transistor which is compatible with a method of fabricating CMOS transistors |
| US5286661A (en) * | 1992-08-26 | 1994-02-15 | Motorola, Inc. | Method of forming a bipolar transistor having an emitter overhang |
| US5397722A (en) * | 1994-03-15 | 1995-03-14 | National Semiconductor Corporation | Process for making self-aligned source/drain polysilicon or polysilicide contacts in field effect transistors |
| US5451532A (en) * | 1994-03-15 | 1995-09-19 | National Semiconductor Corp. | Process for making self-aligned polysilicon base contact in a bipolar junction transistor |
| US5581114A (en) * | 1994-03-15 | 1996-12-03 | National Semiconductor Corporation | Self-aligned polysilicon base contact in a bipolar junction transistor |
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