JPS59163864A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59163864A JPS59163864A JP3851583A JP3851583A JPS59163864A JP S59163864 A JPS59163864 A JP S59163864A JP 3851583 A JP3851583 A JP 3851583A JP 3851583 A JP3851583 A JP 3851583A JP S59163864 A JPS59163864 A JP S59163864A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はラテラルｐｎｐ型トランジスタに係り、エミッ
タ、コレクタ領域のｐ型拡散層形成方法に関する。
タ、コレクタ領域のｐ型拡散層形成方法に関する。
（ｂ） 技術の背景
一般的なバイポーラＩＣプロセスにおいて、ラテラルｐ
ｎｐ型半導体はｎｐｎ型半導体と工程を同じくするベー
スのｐ拡散、ｎ十拡散が同時処理される。例えばｎｐｎ
型のｐ拡散においてはｐｎｐ型のエミッタ、コレクタコ
ンタクトを同時拡散し、次にｎｐｎ型のエミッタ、コレ
クタコンタクトのｎ＋拡散においてはｐｎｐ型はベース
コンタクト拡散を行なうもので同一基板に組合せて使用
されるため集積化が′ｄ易であり、特に低電流域に於け
る電流増幅率が大きく、雑音指数が小さい等の特性によ
り音響機器に広範囲に用いられる。
ｎｐ型半導体はｎｐｎ型半導体と工程を同じくするベー
スのｐ拡散、ｎ十拡散が同時処理される。例えばｎｐｎ
型のｐ拡散においてはｐｎｐ型のエミッタ、コレクタコ
ンタクトを同時拡散し、次にｎｐｎ型のエミッタ、コレ
クタコンタクトのｎ＋拡散においてはｐｎｐ型はベース
コンタクト拡散を行なうもので同一基板に組合せて使用
されるため集積化が′ｄ易であり、特に低電流域に於け
る電流増幅率が大きく、雑音指数が小さい等の特性によ
り音響機器に広範囲に用いられる。
（ｃ） 従来技術と問題点
プレーナ半導体はその表面が耐熱性の二酸化シリコンＭ
ａ（Ｓｉ０２）で覆われているため外部の影響を受けに
くい層頼性に優れた半導体である反面、電流が表面近傍
を流れるので表面の影響を受は易い特にｐｎｐ型が顕著
である。
ａ（Ｓｉ０２）で覆われているため外部の影響を受けに
くい層頼性に優れた半導体である反面、電流が表面近傍
を流れるので表面の影響を受は易い特にｐｎｐ型が顕著
である。
第１図はｐｎｐ型半導体デバイスの構成を示す断面図、
第２図は従来の拡散処理を示す工程図である。第１図に
おいてれ＋不純物を埋込んで形成される埋込層付のエピ
タキシャル基板１の表面にｎ形を選択拡散で形成させそ
のｎ影領域内に２つのｐ拡散によるｐ領域２，３及びｎ
十拡散によるｎ中領域４をそれぞれ形成する。基板１に
はシリコン酸化膜５と各ｐ領域２，３及びｎ＋領域４間
にアルミ電極を蒸着し、図のようにベース′！１を極６
．エミッタ電極７．コレクタ電極８とするｐｎｐ型半導
体装置が得られる。このようにｎ形を選択形成し更にそ
のｎ型領域内にｎ＋形、ｐ形拡散を行なうため工程が複
雑となり効率が悪い。前述したようにｎｐｎ型を併設し
て拡ｔｉＩｆを同期化させ、高集積化を計ると共に拡散
の効率化を計った第２図で示す拡散工程が一般的である
。（ａ）に示すように二つの信領域を埋込形成したエピ
タキシャル基板１１に（ｂ）で示すように二つのｎ形１
１α域を形成し何れか一方をｎｐｎ型１２又はｐｎｐ型
領域１３とする。次いで（ｃ）に示すように二つのｎ型
領域内をｐ拡散しｎｐｎ型領域１２には１つのｐ拡散１
４及びｐｎｐ型領域１３には二つのｐ拡散１５．１６を
併設形成する。次いで（ｄ）に示すようにｎ＋拡散によ
りｎｐｎ型領域１２及びｐｎｐ型領域１３にそれぞれ図
のようにｎ＋領域１７．１８゜１９を形成することによ
ｐｎｐｎ型領域１２にはコレクタ２１．エミッタ２２．
ベース２３を有するラテラルｎｐｎ型トランジスタをｐ
ｎｐ型領域１３にはコレクタ２４．エミッタ２５．ベー
ス２６を有するラテラルｐｎｐ型トランジスタを形成す
る。このように併設形成に効果はある反面独立して半導
体基板上に形成するプロセスは第１図に示すように初雑
なプロセスを要し特性上のバラツキが大きい。
第２図は従来の拡散処理を示す工程図である。第１図に
おいてれ＋不純物を埋込んで形成される埋込層付のエピ
タキシャル基板１の表面にｎ形を選択拡散で形成させそ
のｎ影領域内に２つのｐ拡散によるｐ領域２，３及びｎ
十拡散によるｎ中領域４をそれぞれ形成する。基板１に
はシリコン酸化膜５と各ｐ領域２，３及びｎ＋領域４間
にアルミ電極を蒸着し、図のようにベース′！１を極６
．エミッタ電極７．コレクタ電極８とするｐｎｐ型半導
体装置が得られる。このようにｎ形を選択形成し更にそ
のｎ型領域内にｎ＋形、ｐ形拡散を行なうため工程が複
雑となり効率が悪い。前述したようにｎｐｎ型を併設し
て拡ｔｉＩｆを同期化させ、高集積化を計ると共に拡散
の効率化を計った第２図で示す拡散工程が一般的である
。（ａ）に示すように二つの信領域を埋込形成したエピ
タキシャル基板１１に（ｂ）で示すように二つのｎ形１
１α域を形成し何れか一方をｎｐｎ型１２又はｐｎｐ型
領域１３とする。次いで（ｃ）に示すように二つのｎ型
領域内をｐ拡散しｎｐｎ型領域１２には１つのｐ拡散１
４及びｐｎｐ型領域１３には二つのｐ拡散１５．１６を
併設形成する。次いで（ｄ）に示すようにｎ＋拡散によ
りｎｐｎ型領域１２及びｐｎｐ型領域１３にそれぞれ図
のようにｎ＋領域１７．１８゜１９を形成することによ
ｐｎｐｎ型領域１２にはコレクタ２１．エミッタ２２．
ベース２３を有するラテラルｎｐｎ型トランジスタをｐ
ｎｐ型領域１３にはコレクタ２４．エミッタ２５．ベー
ス２６を有するラテラルｐｎｐ型トランジスタを形成す
る。このように併設形成に効果はある反面独立して半導
体基板上に形成するプロセスは第１図に示すように初雑
なプロセスを要し特性上のバラツキが大きい。
（ｄ） 発明の目的
本発明は上記の点に鑑み、ｐｎｐ半導体デバイスのエミ
ッタ、コレクタ領域に施すｐ型拡散は該領域に形成１〜
だアルミシリコン合金ルネと４：版のシリコン層とを高
温反応させる拡散手段を提１１月ｌ〜、拡散プロセスの
簡素化を計ることを目的とする。
ッタ、コレクタ領域に施すｐ型拡散は該領域に形成１〜
だアルミシリコン合金ルネと４：版のシリコン層とを高
温反応させる拡散手段を提１１月ｌ〜、拡散プロセスの
簡素化を計ることを目的とする。
（ｅ） 発明の構成
上記目的は本発明によれば集積回路基鈑」二に形成した
ベース領域と該ベース領域とは反対市１型をなすエミッ
タ、コレクタ領域とを互に隔離して構成されるラテラル
ｐｎｐ型トランジスタにおいて、該ベース領域に形成さ
れるベース電極が高融点金属膜上に形成はれ、該エミッ
タ、コレクタ領域に＝３− 形成されるエミッタ、コレクタ電極はアルミシリサイド
膜上に形成されることによって達せられる。
ベース領域と該ベース領域とは反対市１型をなすエミッ
タ、コレクタ領域とを互に隔離して構成されるラテラル
ｐｎｐ型トランジスタにおいて、該ベース領域に形成さ
れるベース電極が高融点金属膜上に形成はれ、該エミッ
タ、コレクタ領域に＝３− 形成されるエミッタ、コレクタ電極はアルミシリサイド
膜上に形成されることによって達せられる。
（ｆ） 発明の実施例
以下本発明の実施例を図面により詳述する。
第３図は本発明の一実施例であるラテラルｐｎｐ型デバ
イスのｐ拡散プロセスを示す工程図である。
イスのｐ拡散プロセスを示す工程図である。
（ａ）で示すように押込層材エピタキシャル基板３１０
表面にｎ影領域３２を選択拡散で形成させ続いてシリコ
ン酸化膜３３を窓開き形成したベース電極窓３４に不純
物をドープしてｎ＋領域３５を形成する。次いで（ｂ）
に示すようにベース電極３４及びエミッタ′ｔ１１極窓
３６．コレクタ電極窓３７に合金膜を蒸着形成する。プ
ラズマＣＶＤ法又はマグネトロンスパッタ法等によシエ
ミッタ電極窓３６及びコレクタ電極窓３７にはアルミシ
リコン合金膜（アルミシリサイド：Ａｔ８１）を被着形
成させる。
表面にｎ影領域３２を選択拡散で形成させ続いてシリコ
ン酸化膜３３を窓開き形成したベース電極窓３４に不純
物をドープしてｎ＋領域３５を形成する。次いで（ｂ）
に示すようにベース電極３４及びエミッタ′ｔ１１極窓
３６．コレクタ電極窓３７に合金膜を蒸着形成する。プ
ラズマＣＶＤ法又はマグネトロンスパッタ法等によシエ
ミッタ電極窓３６及びコレクタ電極窓３７にはアルミシ
リコン合金膜（アルミシリサイド：Ａｔ８１）を被着形
成させる。
一方ペース電極窓３４にはアルミシリサイド以外のシリ
サイド膜例えば白金シリサイド（ｐｔｓｉ）。
サイド膜例えば白金シリサイド（ｐｔｓｉ）。
タングステンシリサイド（ｗｓ ｉ ）ｔモリブデンシ
リサイド（Ｍｏｓｔ）等を形成させる。
リサイド（Ｍｏｓｔ）等を形成させる。
４−
次いで（Ｃ）ではエピタキシャル基板３】を高温熱処理
してエミッタ、コレクタ領域にｐ形波散層を形成する。
してエミッタ、コレクタ領域にｐ形波散層を形成する。
本実施例では５５０℃／２ Ｔｌのドライ加熱処理によ
り薄い層のＰＮジャンクシ、ンが得られた。これは高温
中にアルミラム金属がシリコンと共晶反応するに際して
訪発する不純′吻がｐ形をなし、ｐ形拡散領域を形成す
ることに着目したものである。
り薄い層のＰＮジャンクシ、ンが得られた。これは高温
中にアルミラム金属がシリコンと共晶反応するに際して
訪発する不純′吻がｐ形をなし、ｐ形拡散領域を形成す
ることに着目したものである。
一方ペース電極窓３４にはアルミシリサイドとは異種金
属をなす高融点金属のシリサイド膜で被膜されているた
め熱処理の影響を受けることはない。
属をなす高融点金属のシリサイド膜で被膜されているた
め熱処理の影響を受けることはない。
次いで（ｄ）に示すように各電極窓にそれぞれベース電
極３８．エミッタ電極３９．コレクタ［極４０を形成す
ることによシ所望のｐｎｐ型半導体デバイスが得られる
。このよりなｐ拡散処理することにより拡散プロセスを
簡素化することができ従来に比してｐ拡散の再現性が得
られ易く特性の安定化が期待できる。
極３８．エミッタ電極３９．コレクタ［極４０を形成す
ることによシ所望のｐｎｐ型半導体デバイスが得られる
。このよりなｐ拡散処理することにより拡散プロセスを
簡素化することができ従来に比してｐ拡散の再現性が得
られ易く特性の安定化が期待できる。
（ｇ） 発明の効呆
以上詳Ｉ用にＨＨ，明したように本発明の拡散プロセス
を用いたｐｎｐ型半導体装置とすることにより拡散処理
は簡素化され電極周辺はシリサイド膜が下ｉ＋Ｂ材とな
るため半導体特性の安定化が期待できる等大きな効緊が
ある。
を用いたｐｎｐ型半導体装置とすることにより拡散処理
は簡素化され電極周辺はシリサイド膜が下ｉ＋Ｂ材とな
るため半導体特性の安定化が期待できる等大きな効緊が
ある。
第１図はｐｎｐ型半導体デバイスの構成を示す断面図、
第２図は従来の拡散処理を示す工程図、第３図は本発明
の一実施例であるラテラルｐｎｐ型デバイスのｐ拡散プ
ロセスを示す工程図である。 図中３１・・・・・・エピタキシャル基板、３２・・・
・・・ｎ領域、３３・・・・・・シリコン酸化膜、３４
，３６．３７・・・・・・電極窓、３５・・・・・・ｎ
＋領領域３８・・・・・・ベース電極、３９・・・・・
・エミッタ電極、４０・・・・・・コレクタ電極。 ７− 」（ 察２０
第２図は従来の拡散処理を示す工程図、第３図は本発明
の一実施例であるラテラルｐｎｐ型デバイスのｐ拡散プ
ロセスを示す工程図である。 図中３１・・・・・・エピタキシャル基板、３２・・・
・・・ｎ領域、３３・・・・・・シリコン酸化膜、３４
，３６．３７・・・・・・電極窓、３５・・・・・・ｎ
＋領領域３８・・・・・・ベース電極、３９・・・・・
・エミッタ電極、４０・・・・・・コレクタ電極。 ７− 」（ 察２０
Claims (1)
- 集積回路基板上に形成したベース領域と該ベース領域と
は反対導電型をなすエミッタ、コレクタ領域とを互に隔
離して構成されるラテラルｐｎｐ型トランジスタにおい
て、該ベース領域に形成されるベース電極が高融点金属
膜上に形成され、該エミッタ、コレクタ領域に形成され
るエミッタ、コレクタ′覗極はアルミシリサイド膜上に
形成されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3851583A JPS59163864A (ja) | 1983-03-09 | 1983-03-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3851583A JPS59163864A (ja) | 1983-03-09 | 1983-03-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59163864A true JPS59163864A (ja) | 1984-09-14 |
Family
ID=12527404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3851583A Pending JPS59163864A (ja) | 1983-03-09 | 1983-03-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163864A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165168A (ja) * | 1987-09-26 | 1989-06-29 | Samsung Semiconductor & Teleommun Co Ltd | バイポーラトランジスタの製造方法 |
| US6577005B1 (en) * | 1997-11-27 | 2003-06-10 | Kabushiki Kaishia Toshiba | Fine protuberance structure and method of production thereof |
-
1983
- 1983-03-09 JP JP3851583A patent/JPS59163864A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165168A (ja) * | 1987-09-26 | 1989-06-29 | Samsung Semiconductor & Teleommun Co Ltd | バイポーラトランジスタの製造方法 |
| US6577005B1 (en) * | 1997-11-27 | 2003-06-10 | Kabushiki Kaishia Toshiba | Fine protuberance structure and method of production thereof |
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