JPH01165168A - バイポーラトランジスタの製造方法 - Google Patents

バイポーラトランジスタの製造方法

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JPH01165168A
JPH01165168A JP63240598A JP24059888A JPH01165168A JP H01165168 A JPH01165168 A JP H01165168A JP 63240598 A JP63240598 A JP 63240598A JP 24059888 A JP24059888 A JP 24059888A JP H01165168 A JPH01165168 A JP H01165168A
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emitter
bipolar transistor
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collector
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JP63240598A
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Akimasa Kin
金　明聖
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Samsung Semiconductor and Telecomunications Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、バイポーラトランジスタの製造方法に関する
もので、特に自己整合された（ｓｅｌｆ−ａｌｌｇｎｅ
ｄ）　Ｎ　Ｐ　Ｎ　）ランリスタと、フィールド平板（
ｆｉｅｌｄ　ｐｌａｔｅ）を宵する自己整合されたＰＮ
Ｐ　）ランリスタの製造方法に関するものである。
［従来の技術］ 一般に、水平（１ａｔｅｒａｌ）　Ｐ　Ｎ　Ｐ　）ラン
リスタのベースは、単結晶シリコン基板上に形成された
エピタキシアルｍ　（ｅｐｌｔａｘｉａｌ　１ａｙｅｒ
）を使用するのであるが、このベースの表面は工程の進
行過程でホウ素ドーパン）　（Ｂｏｒｏｎ　Ｄｏｐａｎ
ｔ）のオートドーピング（Ａｕｔｏ　ｄｏｐｉｎｇ）、
酸化処理工程に依る不純。
物の再分布及びその他汚染等に困り、エミッタとコレク
タ間の表面漏洩電流又はチャンネル反転（ｃｈａｎｎｅ
ｌ　Ｉｎｖｅｒｓｌｏｎ）現像を惹き起こすようになる
。
特に、このような現象は、エピタキシアル層の抵抗率が
高い高電圧用素子形成時、もっと著しく現れる。
前記の問題を解決するために、従来は、エミッタ電極で
ある金属物質をベース領域の上にオーバーラツプ（Ｏｖ
ｅｒｌａｐ）させた金属平板（ｍｅｔａｌ　ｆｌｅｌｄ
　ｐｌａｔｅ）を有する水平ＰＮＰ　）ランリスタを使
用していた。その例を第１図に示す。
第１図は、金属平板を有する水平ＰＮＰ　）ランリスタ
の概略構成を示す図であり、所定の単結晶シリコンが形
成されたＮ型のエピタキシアル層１をベースＢとし、高
濃度Ｐ◆領領域、３をエミッタＥ及びコレクタＣとして
、その上部に酸化膜４で分離され、これは前記コレクタ
及びエミッタの所定領域を通じて、各金属物質から成る
電極５，６と接続されている。
このような構成によれば、エミッタ電極形成時、エミッ
タとコレクタ間のベース領域７の上部に工ミッタ電極を
のばしてフィールド平板を形成させるが故に、エミッタ
の電位とフィールド平板の電位を同じくして、Ｐ◆領領
域あるエミッタとコレクタ間のベース領域７にエミッタ
及びコレクタと同一なる導電型のチャンネルが形成され
るのを防止することができるものである。
［発明が解決しようとする課！ＩＩｉ］しかしながら、
従来のものにおいては、金属をフィールド平板に使用す
るので、エミッタとコレクタ間の金属が材質の特性上一
定量上の間隔を維持せねばならないので、これに因り素
子の面積が増加するようになる問題点があった。
本発明は上記の課題を解決するものであって、本発明の
主たる目的は、素子面積の増加無しにフィールド平板を
有するバイポーラトランジスタを製造する方法を提供す
ることにある。
本発明の他の目的は、自己整合された高速、高性能、高
集積のＮＰＮ）ランリスタと水平ＰＮＰトランジスタを
同時に製作することができる半導体装置の製造方法を提
供することにある。
［課題を解決するための手段］ 上記の目的を達成するために、本発明のバイポーラトラ
ンジスタの製造方法は、一つには、第１導電型の半導体
基板と、前記基板上に第２導電型のコレクタ及びエミッ
タ領域と、第１導電型のベース領域を具備する半導体装
置のエミッタ及びコレクタ領域の製造方法が、 （ａ）前記基板上の所定部分にエミッタ及びコレクタが
形成される第１基板領域と、前記第１基板領域と離隔し
て形成されたベース接続領域が形成される第２基板領域
を形成し、前記基板上部の全面に窒化膜層を形成して、
第２基板領域にベース領域接続窓を形成する工程 （ｂ）基板全面にドーピングされた多結晶シリコン層を
形成し、フィールド平板とベース接続部を形成するため
に、前記多結晶シリコン層をエツチングする工程 （ｃ）前記（ｂ）工程で形成されたフィード平板をイオ
ン注入マスクに使用して、エミッタ及びコレクタ領域形
成のため第２導電型のイオンを注入する工程 （ｄ）基板の全面に酸化膜層を形成した後１　前記（ｃ
）工程で注入された不純物等を活性化するために熱処理
をする工程 （ｅ）エミッタ領域、コレクタ領域及びベース領域の接
続窓を形成するため、前記酸化８層をエツチングする工
程 （ｆ）前記接続窓を通じて導体層に金属の配線を接続す
る工程 で行われることを特徴とし、また、二つには、第１導電
型の半導体基板と、前記基板上に第１バイポーラトラン
ジスタと第２バイポーラトランジスタを具備した半導体
装置の第１バイポーラトランジスタのエミッタ及びベー
ス領域と、第２バイポーラトランジスタのエミッタ及び
コレクタ領域の製造方法が （ａ）前記基板上の所定部分に第１バイポーラトランジ
スタのエミッタ及びベースが形成される第１基板領域と
、第２バイポーラトランジスタのエミッタ及びコレクタ
が形成される第３基板領域と、前記第１及び第３基板領
域と離隔して形成された第１バイポーラトランジスタの
コレクタ接続のための第２基板領域及び第２バイポーラ
トランジスタのベース接続のための第４基板領域を形成
する工程 （ｂ）第１バイポーラトランジスタの第１ベースを形成
するために、第１基板領域全面に第２導電型のイオン注
入をする工程 （ｃ）基板の全面に窒化ＩＩｉ層を形成した後、第１基
板領域に第１バイポーラトランジスタのエミッタ接続窓
を形成し、第２、第４基板領域に第１バイポーラトラン
ジスタのコレクタ接続窓と第２バイポーラペース接続窓
を形成する工程 （ｄ）基板の全面にドーピングされた多結晶シリコン層
を形成し、第１バイポーラトランジスタのエミッタ接続
部及びコレクタ接続部と、第２バイポーラトランジスタ
のフィード平板及びベース接続部を形成するために、前
記多結晶シリコン層をエツチングする工程 （ｅ）前記（ｄ）工程で形成された第１基板領域のエミ
ッタ接続部と第３基板領域のフィード平板をイオン注入
マスクとして、第１バイポーラトランジスタの第２ベー
ス領域と第２バイポーラトランジスタのエミッタ及びコ
レクタ領域を形成するためにイオン注入をする工程 （ｆ）基板の全面に酸化ｙｐｉｂｍを形成した後、第１
バイポーラトランジスタのエミッタ領域を形成し、第２
バイポーラトランジスタのエミッタ及びコレクタ領域を
形成するために、前記イオン注入された不純物等を活性
化する工程 （ｇ）第１及び第２バイポーラトランジスタのエミッタ
領域とベース領域及びコレクタ領域の接続窓を形成する
ために、前記酸化膜層をエツチングする工程 （ｈ）前記接続窓を通じて導体層に金属の配線を接続す
る工程 で行われることを特徴とする。
［実施例］ 以下、図面を参照しつつ実施例を詳細に説明する。
第２（Ａ）〜（Ｉ）図は、本発明による１実施例の製造
工程を示す図である。
出発物質は、Ｐ型車結晶シリコンウェーハで、このシリ
コンウェーハは抵抗率が１０〜２０ΩＣｓであり、結晶
面は＜１００＞である。
第２（Ａ）図に示す通り、前記Ｐ型車結晶シリコン基板
１１を通常の酸化処理工程によって前記基板１１全面に
マスキングするため、第１シリコン酸化膜層１２を６０
００〜ａｏｏｏＡ形成した後、前記酸化膜層の上部全面
にフォトレジストを塗布する。
その次に、ＮＰＮトランジスタが形成されるべき領域下
部の第１埋没層（ｂｕｒｌｅｄ　１ａｙｅｒ）と、水平
構造のＰＮＰ）ランリスタが形成されるべき領域下部の
第２埋没層を形成するための窓１３．１４を通常の写真
蝕刻方法（ｐｈｏｔｏｌｌｔｈｏｇｒａｐｈｌｃ　ｐｒ
ｏｃｅｓｓ）で形成した後、前記フォトレジストを除去
し、ヒ素をイオン注入した後活性化して、Ｎ・領域であ
る第１及び第２半導体領域１５．１６を形成する。
次に、前記基板１１全面の全ての酸化膜層１２を除去し
た後、基板１１の上部全面にＮ型エピタキシアル層１７
を第２（Ｂ）図のように形成する。
前記エピタキシアル層１７の成長時、前記第１及び第２
半導体領域１５．１６が活性化して、基板１１とエピタ
キシアル層１７に跨って、高濃度Ｎ型である第１及び第
２埋没層１８．１９を形成するようになる。
次に、前記エピタキシアル層の上部全面に通常の熱酸化
方法で第２酸化膜層２０を形成し、素子分離領域を形成
するために通常の写真蝕刻方法でフォトマスク２１を形
成した後、ホウ素イオンを注入して、Ｐ型イオン注入領
域２２　ａｌ　　２２　ｂ＋２２ｃを第２（Ｂ）図のよ
うに形成する。
次に、前記フォトマスク２１を除去し、前記第２酸化膜
層２０全面に５ｉａＮ４である窒化膜７ｉ！２３を通常
のＣＤＶ方法で１０００〜２ｏｏｏＡ形成した後、前記
窒化膜層２３の上部全面にフォトレジスト２４を塗布し
て、第２（ｃ）図に示すように、素子のアクティブ領域
（Ａｃｔｉｖｅ　Ｒｅｇｉｏｎ）が形成される部分を除
いた残りの部分の窒化膜層２３を通常の写真蝕刻方法で
エツチングする。
次に、前記フォトレジスト２４を除去して、前記窒化膜
を酸化マスクとして通常の湿式熱酸化方法で６０００〜
１００００人程度のフィールド酸化膜層２５を第２（Ｄ
）図のように形成した後、前記窒化膜層２３を除去する
。
次に、前記窒化膜層２３下部の第２酸化膜層等２０　ａ
、　　２０　ｂ、　　２０　ｃ、　　２０　ｄを別途の
マスクなしにエツチングした後、更に通常の熱酸化方法
で３００〜６００Ａ程度の第３酸化膜ｊ１２６　ａ、　
　２８　ｂ。
２６ｃ、　　２　Ｅ３　ｄを形成する。
次に、ＮＰＮトランジスタのコレクタ電極と第１埋没層
をつなぐ第１Ｎ◆シンク（Ｓｌｎｋ）領域、水平ＰＮＰ
　）ランリスタのベース電極と第２埋没層をつなぐ第２
Ｎ’シンク領域を形成するために、基板全面にフォトレ
ジスト２７を塗布する通常のフォトリソグラフィ方法で
第３酸化膜層２８ｂ、２６ｄを露出させる。
次に、前記第８酸化膜１ｍ２６ｂと２６ｄを形成した後
、前記フォトレジスト２７を除去する。
次に、前記素子分離のためのＰ型イオン注入領域２２　
ａｌ　　２２　ｂ＋　　２２　ｃと　Ｎ　Ｊ″シンク領
域形成のためのＮ型イオン注入領域２８　ａ、　　２８
　ｂを活性化して、素子分離領域３１　ａ、　　３　ｌ
　ｂ、　　３１　ｃと第１及び第２Ｎ◆シンク領域２９
．３０を第２（Ｅ）図及び第２（Ｆ）図のように形成す
る。
次に、ＮＰＮ）ランリスタの第１ベースを形成するため
に第２（Ｆｉ図の如くフォトレジスト２７゛を塗布する
。
次に、ＮＰＮトランジスタの活性ベース領域形成のため
にホウ素をエネルギ３０〜５０　Ｋ　ｅ　Ｖ。
ドーズ（ｄｏｓｅ）　　５　Ｘ　１０Ｉ３〜９　Ｘ　１
０”　　Ｉｏｎｓ／Ｃ璽２で酸化膜２８ａ領域を経て第
１ベース（Ｉｎｔｒｌｎｓｌｃ　Ｂａ５ｅ）イオン注入
した後、フォトレジスト２７゛を除去して９００℃程度
の温度で３０〜６０分間通常の方法でアニーリング（Ａ
ｎｎｅａｌｌｎｇ）　Ｌｌて、第１ベース領域３２を形
成する。
次に、基板全面に通常の低圧ＣＶ　Ｄ　（Ｌｏｗ　Ｐｒ
ｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐ
ｏｓｉｔｉｏｎ）方法で５ｉｔＮ４なる窒化膜３３を６
００〜１ｏｏｏＡ形成し、フォトレジストを基板全面に
塗布して、通常の写真蝕刻工程でＮＰＮ）ランリスタの
エミッタ接続窓ａ４及びコレクタ接続窓３５、水平ＰＮ
Ｐ　トランジスタのベース接続窓３６を形成した後、基
板上部のフォトレジストを除去する（第２（Ｇ）図）。
次に、基板上部全面にＮＰＮ）ランリスタのエミッタと
水平ＰＮＰ　）ランリスタのフィールド平板形成のため
の多結晶シリコン層３７゛を基板全面に通常の方法で形
成して、前記多結晶シリコン層３７゛全面にエネルギ１
２０〜ＩＨＫ　ｅ　ＶＸ　　ドーズ５Ｘ　１０”〜９Ｘ
　１０”Ｉｏｎｓ／ｃｍ”でヒ素イオン注入をする（第
２　（Ｇ１図）。
次に、ＮＰＮトランジスタのエミッタ接続部３７及びコ
レクタ接続部３８、水平ＰＮＰ　）ランリスタのフィー
ルド平板３９．４０及びベース接続部４１を形成するた
めに、前記多結晶シリコン層３７゛の上部にフォトレジ
スト４２を塗布して、通常の写真蝕刻工程で多結晶シリ
コン層３７゛をエツチングする（第２（Ｈ）図）。
次に、ＮＰＮ）ランリスタの非活性ベース領域と水平Ｐ
ＮＰ）ランリスタのエミッタ領域及びコレクタ領域を形
成するために、エネルギ１２０〜１６０Ｋ　　ｅ　　Ｖ
Ｘ　　　ド　−ズ　１　×　１０　鵞６〜５Ｘ　　１　
０”　　　ｔｏｎｓ／ｃａｍ”程度にホウ素イオン注入
をした後、基板上部のフォトレジストを除去する。
この時、ＮＰＮ）ランリスタの多結晶シリコンエミッタ
接続部３７は、Ｐ◆の第２ベース（Ｅｘｔｒｌｎｓｌｃ
　Ｂａ５ｅ）の整列マスク（ＡＩｌｇｎ　Ｍａｓｋ）に
、水平ＰＮＰ　）ランリスタ上部の多結晶シリコンフィ
ールド平板３９．４０は、水平ＰＮＰ　）ランリスタの
エミッタ４５、コレクタ４６の整列マスクに作用するよ
うになる。
次に、フォトレジスト４２を除去した後、低温酸化膜（
Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　０ｘｌｄｅ）　４８
を通常の方法で３０００〜５０００Ａ程度に形成して、
９００〜１１００℃程度の温度で２０〜３０分間熱処理
して、前記イオン注入された領域を活性化させる。この
時、ＮＰＮトランジスタのエミッタ接続部多結晶シリコ
ン内の不純物イオン等の活性化に困って、多結晶シリコ
ンと相接する第１ベース領域の上部に高濃度Ｎ４のエミ
ッタ領域４９が形成される。
次に、ＮＰＮトランジスタのエミッタ４９、ベース４３
及びコレクタ電極接続部と、水平ＰＮＰトランジスタの
エミッタ４５、コレクタ４６及びベース電極接続部を各
々形成するために、フォトレジストを塗布して、通常の
写真蝕刻工程で接続窓を形成した後、残っているフォト
レジストを除去する（第２　（Ｈ’　）図）。この時、
エミッタ電極接続部位には、前記のフィールド平板４ｏ
が露出されるように窓を形成する。
次に、基板全面に電極を形成するために金属層を形成し
た後、フォトレジストを塗布し、通常の写真蝕刻方法で
前記金Ｉｉ！１層をエツチングして、ＮＰＮ）ランリス
タのエミッタ、ベース及びコレクタ電極５０．５１．５
２と、水平ＰＮＰ　）ランリスタのエミッタ、コレクタ
及びベース電極５３．５４．５５を形成する。
次に、金属電極の接着をよくするために、通常のアロイ
（Ａｌｌｏｙ）工程を用いる（第２（Ｉ）図）。
前記の通り、電極成形の時、多結晶シリコンフィールド
平板の一部を電極に接触させて、エミッ夕電極と同一な
電位を有するようにする。従って、エミッタとコレクタ
間のベース領域には、エミッタ及びコレクタ領域と同一
な導電型のチャンネルが形成されなくなる。
［作用及び発明の効果コ 以上の説明から明らかなように、本発明によれば、自己
整合された多結晶シリコンフィールド平板をエミッタ電
極と接続させ、フィールド平板下部の素子に流れる表面
漏洩電流を減少させて、エミッタ及びコレクタ領域間の
ベース領域にチャンネル反転（ｃｈａｎｎｅｌ　Ｉｎｖ
ｅｒｓｌｏｎ）を防止することができるものである。
また、本発明は従来金属のフィ−ルド平板を使用した水
平ＰＮＰ）ランリスタと同一面積でフィールド平板を有
する水平ＰＮＰ　）ランリスタを製造することができる
。
更に、本発明は水平ＰＮＰ）ランリスタのエミッタ接続
部位の自己整合によって、電流駆動能力を向上させるこ
とができる。
更に、本発明は、多結晶シリコンエミッタを利用して、
ＮＰＮトランジスタのエミッタを第２ベースを自己整合
することができる。
また、本発明は、ＮＰＮ）ランリスタと水平ＰＮＰ）ラ
ンリスタを同一基板上に容易に製作することができるし
、ＮＰＮ）ランリスタの多結晶シリコンエミッタ接続部
形成と同時に形成された水平ＰＮＰ　）ランリスタのフ
ィールド平板をＰ４のエミッタ及びコレクタイオン注入
のマスクとして使用するとにより、イオン注入マスクを
一つ減らすことができる利点がある。
【図面の簡単な説明】
第１図は従来の水平バイポーラトランジスタの構造の概
略を示す図、第２（Ａ）〜（Ｉ）図は本発明によるバイ
ポーラトランジスタの製造方法の１実施例の製造工程を
示す図である。 出　　願　　人　三星半導体通信株式会社代理人　弁理
士　菅　井　英　雄（外５名）Ｏ田 ＾　　　　　　　　　　　　　　　　　　　へ〇−　　
　　　　　　　　　■ ＾　　　　　　　　　　　　　　　　　　　　Ｉ−Ｎニ
ー Ｎ、〆　　　　　　　　　　　　　　　　　　　　　　
　　−一一ｌ１Ｎ　　　　　　　　　　　　　　　　　
　　　　　ｌ１Ｎコ　　　　　　　　と 手続補正書働側 コ １、事件の表示　昭和６３年特許第２４０５９８号事件
との関係　　特許出願人　　　　　　　　　　　　　？
４、代理人 住　　所　東京都台東区上野１丁目１８番１１号５、補
正命令の日付　　昭和６３年１２月　７日発送日　　昭
和６３年１２月２０日 口 ６、補正の対象　明細書の発明の詳細な説明の欄、（１
）明細書第１２頁第１行の「第２（Ａ）〜（【）図」を
「第２（Ａ）〜（Ｌ）図」に補正する。 （２）同第１５頁第７行の「第２　（Ｆ’　）図」を「
第２（Ｇ）図」に補正する。 （３）同第１６頁第４行の「第２（Ｇ）図」を「バ２（
Ｈ）図」に補正する。 （４）同第１６頁第１１行の「第２　（Ｇ’　）図」≧
「第２（Ｉ）図」に補正する。 （５）同第１６頁第１８行の「第２（Ｈ）図」を「第２
（Ｊ）図」に補正する。 （６）同第１８頁第７行の「第２　（Ｈ’　）図」を「
第２（Ｋ）図」に補正する。 （７）同第１８頁第１８行の「第２（Ｉ）図」を「第２
（Ｌ）図」に補正する。 （８）同第２０頁第１３行の「第２（Ａ）〜（Ｉ）硼」
を「第２（Ａ）〜（Ｌ）図」に補正する。 （９）第２図を別紙の通り補正する。

Claims (4)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基板と、前記基板上に第２導
    電型のコレクタ及びエミッタ領域と、第１導電型のベー
    ス領域を具備する半導体装置のエミッタ及びコレクタ領
    域の製造方法が下記の工程で行われることを特徴とする
    バイポーラトランジスタの製造方法。 （ａ）前記基板上の所定部分にエミッタ及びコレクタが
    形成される第１基板領域と、前記第１基板領域と離隔し
    て形成されたベース接続領域が形成される第２基板領域
    を形成し、前記基板上部の全面に窒化膜層を形成して、
    第２基板領域にベース領域接続窓を形成する工程。 （ｂ）基板全面にドーピングされた多結晶シリコン層を
    形成し、フィールド平板とベース接続部を形成するため
    に、前記多結晶シリコン層をエッチングする工程。 （ｃ）前記（ｂ）工程で形成されたフィード平板をイオ
    ン注入マスクに使用して、エミッタ及びコレクタ領域形
    成のため第２導電型のイオンを注入する工程。 （ｄ）基板の全面に酸化膜層を形成した後、前記（ｃ）
    工程で注入された不純物等を活性化するために熱処理を
    する工程。 （ｅ）エミッタ領域、コレクタ領域及びベース領域の接
    続窓を形成するため、前記酸化膜層をエッチングする工
    程。 （ｆ）前記接続窓を通じて導体層に金属の配線を接続す
    る工程。
  2. （２）第１導電型の半導体基板がＮ型シリコン半導体基
    板であることを特徴とする請求項１に記載のバイポーラ
    トランジスタの製造方法。
  3. （３）第１導電型の半導体基板と、前記基板上に第１バ
    イポーラトランジスタと第２バイポーラトランジスタを
    具備した半導体装置の第１バイポーラトランジスタのエ
    ミッタ及びベース領域と、第２バイポーラトランジスタ
    のエミッタ及びコレクタ領域の製造方法が下記の工程で
    行われることを特徴とするバイポーラトランジスタの製
    造方法。 （ａ）前記基板上の所定部分に第１バイポーラトランジ
    スタのエミッタ及びベースが形成される第１基板領域と
    、第２バイポーラトランジスタのエミッタ及びコレクタ
    が形成される第３基板領域と、前記第１及び第３基板領
    域と離隔して形成された第１バイポーラトランジスタの
    コレクタ接続のための第２基板領域及び第２バイポーラ
    トランジスタのベース接続のための第４基板領域を形成
    する工程。 （ｂ）第１バイポーラトランジスタの第１ベースを形成
    するために、第１基板領域全面に第２導電型のイオン注
    入をする工程。 （ｃ）基板の全面に窒化膜層を形成した後、第１基板領
    域に第１バイポーラトランジスタのエミッタ接続窓を形
    成し、第２、第４基板領域に第１バイポーラトランジス
    タのコレクタ接続窓と第２バイポーラベース接続窓を形
    成する工程。 （ｄ）基板の全面にドーピングされた多結晶シリコン層
    を形成し、第１バイポーラトランジスタのエミッタ接続
    部及びコレクタ接続部と、第２バイポーラトランジスタ
    のフィード平板及びベース接続部を形成するために、前
    記多結晶シリコン層をエッチングする工程。 （ｅ）前記（ｄ）工程で形成された第１基板領域のエミ
    ッタ接続部と第３基板領域のフィード平板をイオン注入
    マスクとして、第１バイポーラトランジスタの第２ベー
    ス領域と第２バイポーラトランジスタのエミッタ及びコ
    レクタ領域を形成するためにイオン注入をする工程。 （ｆ）基板の全面に酸化膜層を形成した後、第１バイポ
    ーラトランジスタのエミッタ領域を形成し、第２バイポ
    ーラトランジスタのエミッタ及びコレクタ領域を形成す
    るために、前記イオン注入された不純物等を活性化する
    工程。 （ｇ）第１及び第２バイポーラトランジスタのエミッタ
    領域とベース領域及びコレクタ領域の接続窓を形成する
    ために、前記酸化膜層をエッチングする工程。 （ｈ）前記接続窓を通じて導体層に金属の配線を接続す
    る工程。
  4. （４）第１導電型の半導体基板がＮ型シリコン基板であ
    ることを特徴とする請求項３に記載のバイポーラトラン
    ジスタの製造方法。
JP63240598A 1987-09-26 1988-09-26 バイポーラトランジスタの製造方法 Pending JPH01165168A (ja)

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