JPS59207659A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59207659A JPS59207659A JP8088283A JP8088283A JPS59207659A JP S59207659 A JPS59207659 A JP S59207659A JP 8088283 A JP8088283 A JP 8088283A JP 8088283 A JP8088283 A JP 8088283A JP S59207659 A JPS59207659 A JP S59207659A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に関し、特にベース抵抗
ｒｂｂ’の低減されたグラフト・ベース付トランジスタ
の製造方法に関している。
ｒｂｂ’の低減されたグラフト・ベース付トランジスタ
の製造方法に関している。
近年トランジスタ素子の高速化や周波数特性の改善のた
めに、エミッタ接合深さ？０．２μｍ程度まで浅くする
という、いわゆるトランジスタ接合深さのシャロー（ｓ
ｈａｌｌｏｗ）化が計られている。
めに、エミッタ接合深さ？０．２μｍ程度まで浅くする
という、いわゆるトランジスタ接合深さのシャロー（ｓ
ｈａｌｌｏｗ）化が計られている。
これにともないｌ０Ｇ）（Ｚに達する高いしゃ断層波数
ｆＴが得られ出している反面において、ベース抵抗ｒｂ
ｂ’の増大が生じ、これが例えばこれらトランジスタケ
組込んだリングオツシレータ速度ｉｄｐの改善には目立
って薔与しないという問題が生じてきている。
ｆＴが得られ出している反面において、ベース抵抗ｒｂ
ｂ’の増大が生じ、これが例えばこれらトランジスタケ
組込んだリングオツシレータ速度ｉｄｐの改善には目立
って薔与しないという問題が生じてきている。
このｒ ｂｂ ’の低減のために、いわゆる自己整合技
術によるグラフト・ベース付トランジスタの製造方法が
提案されているが、これらの技術はそのプロセス途中に
おいて光学的には限界、もしくはそれに近い程に微小（
（０，５μｍ）寸法ケ取扱うことよりその制御性が難し
いという欠点があり、これらの技術に基づいた半導体製
品の量産化は谷易ではない。
術によるグラフト・ベース付トランジスタの製造方法が
提案されているが、これらの技術はそのプロセス途中に
おいて光学的には限界、もしくはそれに近い程に微小（
（０，５μｍ）寸法ケ取扱うことよりその制御性が難し
いという欠点があり、これらの技術に基づいた半導体製
品の量産化は谷易ではない。
かかるグラフト・ベース付トランジスタ製造上の要点は
、グラフト・ベース層とエミツタ層全接触させないこと
と、グラフト・ベース層は可能な限シ真性ベース層に近
接して形成することである。
、グラフト・ベース層とエミツタ層全接触させないこと
と、グラフト・ベース層は可能な限シ真性ベース層に近
接して形成することである。
前者はデバイスの耐圧特性を低下させない点より、後者
はｒｂｂ’低減効果を高める点よシ、それぞれ重要であ
る。このような状況ｔかんがみて、特公昭５７−１２５
４１号はグラフト・ベース層ケ真性ペース層側面のみに
接触させる技術を提供している。前記技術は耐圧特性の
向上とｒｂｂ’低減上で効果的であるが、かかる効果を
生じせしめるためにエミッタ周辺に絶縁膜全形成するた
めのプロセスを必要とし、このようなプロセスはレラン
ジスタの微細化とプロセス全体の簡素化上では問題と言
える。
はｒｂｂ’低減効果を高める点よシ、それぞれ重要であ
る。このような状況ｔかんがみて、特公昭５７−１２５
４１号はグラフト・ベース層ケ真性ペース層側面のみに
接触させる技術を提供している。前記技術は耐圧特性の
向上とｒｂｂ’低減上で効果的であるが、かかる効果を
生じせしめるためにエミッタ周辺に絶縁膜全形成するた
めのプロセスを必要とし、このようなプロセスはレラン
ジスタの微細化とプロセス全体の簡素化上では問題と言
える。
本発明は上記ｒｂｂ’の低減されたグラフト・ベース付
トランジスタの製造方法全簡素なプロセスでもって効果
的に実現することを目的としている。
トランジスタの製造方法全簡素なプロセスでもって効果
的に実現することを目的としている。
上記目的の達成するため、本発明は絶縁膜領域中の局所
領域中に形成した選択ｐｏｌｙ Ｓｉ 成長エミツタ
層の、該絶縁膜表面への這い上がりによるヨコ方向への
拡が９によって生じる。ベース・インプラ打込み分布の
変動に着目し、１回のベース・インプラで外部ベースは
高濃度に、真性ベースは低濃度に仕上げるとともに、外
部ベースとエミッタとの接触ケ上記選択ｐｏｌｙ Ｓｉ
のヨコ方向への拡がり距離の選択によって避けるも
のである。
領域中に形成した選択ｐｏｌｙ Ｓｉ 成長エミツタ
層の、該絶縁膜表面への這い上がりによるヨコ方向への
拡が９によって生じる。ベース・インプラ打込み分布の
変動に着目し、１回のベース・インプラで外部ベースは
高濃度に、真性ベースは低濃度に仕上げるとともに、外
部ベースとエミッタとの接触ケ上記選択ｐｏｌｙ Ｓｉ
のヨコ方向への拡がり距離の選択によって避けるも
のである。
選択成長層に単結晶を用いた方法が提案されているが（
特開昭５３−１１５１８１ ）本発明ではこれがｐｏ
ｌｙ Ｓｉ 層となる。かくの如きにｐｏｌｙＳ’膜
を選択成長する有用性は、後にエミツタ層形成時の不純
物拡散速度が単結晶に比べて１００倍程程度く、熱処理
の低温化が可能となることに起因して、Ｓｉ中へのエミ
ッタ接合形成が容易となる点と、さらに選択ｐｏｌｙ
Ｓｉ 成長には選択ＳｉｎｇｌｅＳｉ成長に一部りが
ちな選択成長総面積や、ウェハ内の大小異質な成長面積
による成長速度の不均一性（特開昭５３−１２６２５９
号参照）が生ぜず、バッチ内、ウエノ・内、さらにはパ
ターン形状に依存することなく安定して言わゆる均等膜
厚成長が可能となる点とにある。
特開昭５３−１１５１８１ ）本発明ではこれがｐｏ
ｌｙ Ｓｉ 層となる。かくの如きにｐｏｌｙＳ’膜
を選択成長する有用性は、後にエミツタ層形成時の不純
物拡散速度が単結晶に比べて１００倍程程度く、熱処理
の低温化が可能となることに起因して、Ｓｉ中へのエミ
ッタ接合形成が容易となる点と、さらに選択ｐｏｌｙ
Ｓｉ 成長には選択ＳｉｎｇｌｅＳｉ成長に一部りが
ちな選択成長総面積や、ウェハ内の大小異質な成長面積
による成長速度の不均一性（特開昭５３−１２６２５９
号参照）が生ぜず、バッチ内、ウエノ・内、さらにはパ
ターン形状に依存することなく安定して言わゆる均等膜
厚成長が可能となる点とにある。
上記の如き２点の、本発明の特別な特徴の内、後者の選
択成長膜の均質性は、本発明の目差すトランジスタ特性
の安定化にもとよシ、エミッタと外部ベース層との自己
整合の制御性ケ高めるものである。かかる点は前記既技
術によっては得られない。
択成長膜の均質性は、本発明の目差すトランジスタ特性
の安定化にもとよシ、エミッタと外部ベース層との自己
整合の制御性ケ高めるものである。かかる点は前記既技
術によっては得られない。
実施例１
第１図（ａ）に示したようにＢｋ基板１上にＳｉＯ□膜
２を２００人形成し、この上に８１３Ｎ４膜３全６００
人付着させ、続いて７気圧中の酸化雰囲気中で熱処理全
行い、５ｉｓＮ４ 膜２の一部全酸化して５ｊ０２膜４
を形成した。
２を２００人形成し、この上に８１３Ｎ４膜３全６００
人付着させ、続いて７気圧中の酸化雰囲気中で熱処理全
行い、５ｉｓＮ４ 膜２の一部全酸化して５ｊ０２膜４
を形成した。
しかる後に公知のフォトエッチならびにドライエツチン
グ技術によって領域５にＳｉの窓？形成させた。
グ技術によって領域５にＳｉの窓？形成させた。
次に該Ｓｉの窓に、鏝に第２図を用いて説明するプロセ
ス牽伸に従い、選択的にｐｏｌｙ Ｓｉ６ ｋ３０００
人形成した。第１図（ｂ）に示したようにｐｏｌｙ Ｓ
ｉ６は絶縁膜の表面に這い上り、そのヨコ方向への拡が
り距離Ａｔｊ、ｐｏｌｙ Ｓｉ６のタテ方向の厚みＢよ
シ絶縁膜２，３．４の厚みを差引いた値となる。したが
って本実施例の場合のＡは２１００人程度であった。
ス牽伸に従い、選択的にｐｏｌｙ Ｓｉ６ ｋ３０００
人形成した。第１図（ｂ）に示したようにｐｏｌｙ Ｓ
ｉ６は絶縁膜の表面に這い上り、そのヨコ方向への拡が
り距離Ａｔｊ、ｐｏｌｙ Ｓｉ６のタテ方向の厚みＢよ
シ絶縁膜２，３．４の厚みを差引いた値となる。したが
って本実施例の場合のＡは２１００人程度であった。
次いで加速電圧４０ＫｅＶ、２Ｘ１０Ｉ６ｃｍ−２ド一
ス量条件でｐｏｌｙ Ｓｉ６中にＡｓイオン？打込み、
続いて例えば１ｏｏｏＣで１０分間のアニール処理會行
い、第１図（Ｃ）に示したように０，１８μｍ接合深す
のエミッタ接合形成した。
ス量条件でｐｏｌｙ Ｓｉ６中にＡｓイオン？打込み、
続いて例えば１ｏｏｏＣで１０分間のアニール処理會行
い、第１図（Ｃ）に示したように０，１８μｍ接合深す
のエミッタ接合形成した。
Ｂ”ｋソースとして５５ＫｅＶの加速電圧と５ Ｘ １
０” ｃｍ−”ドーズ量のベース・イオン打込みを行い
、第１図（ｄ）に示したように、１回のイオン打込みに
よって真性ベース４９ａと外部ベース層９ｂと？形成し
、９００１１Ｇ−１０分のＮ２雰囲気アニールによって
Ｂイオンを活性化させたう上記方法によればグラフト・
ベース９ｂはエミツタ層８の周辺に２０００人程朋の微
小距離をもって形成されているので、ベース抵抗を下げ
ることが可能となることは言うまでもなく、クラフト・
ベース９ｂはエミッタＮｉ８の側面部と真性ベース層ｇ
ａ＝２介して接触していることより、耐圧特性の悪化も
生じない。
０” ｃｍ−”ドーズ量のベース・イオン打込みを行い
、第１図（ｄ）に示したように、１回のイオン打込みに
よって真性ベース４９ａと外部ベース層９ｂと？形成し
、９００１１Ｇ−１０分のＮ２雰囲気アニールによって
Ｂイオンを活性化させたう上記方法によればグラフト・
ベース９ｂはエミツタ層８の周辺に２０００人程朋の微
小距離をもって形成されているので、ベース抵抗を下げ
ることが可能となることは言うまでもなく、クラフト・
ベース９ｂはエミッタＮｉ８の側面部と真性ベース層ｇ
ａ＝２介して接触していることより、耐圧特性の悪化も
生じない。
さらにまたグラフト・ベース形成位置は選択成長された
ｐＯＩｙＳｉ 層のヨコ方向への拡がりを利用して決
定していることより、全面にｐｏｌｙ Ｓｉ？形成し、
これｔホトエツチング技術？用いて第１図（ｂ）に示し
たようにｐｏｌｙ Ｓｉ を積み上げた構造を形成す
る場合に比べてホトエツチングのマスク合せの余裕変分
だけ精度よくグラフト・ベース？エミッタ層に近接して
形成できる点、極めて効果的かつ実施容易なプロセスと
することができる。
ｐＯＩｙＳｉ 層のヨコ方向への拡がりを利用して決
定していることより、全面にｐｏｌｙ Ｓｉ？形成し、
これｔホトエツチング技術？用いて第１図（ｂ）に示し
たようにｐｏｌｙ Ｓｉ を積み上げた構造を形成す
る場合に比べてホトエツチングのマスク合せの余裕変分
だけ精度よくグラフト・ベース？エミッタ層に近接して
形成できる点、極めて効果的かつ実施容易なプロセスと
することができる。
なお絶縁膜２，３．４は上述のエミツタ層形成のための
拡散マスクとなるよう決定されている。
拡散マスクとなるよう決定されている。
この場合マスク効果を発輝している上で重要なのは５Ｌ
３Ｎ４ 膜３であるが、このようなＳｉ３Ｎ４膜３の膜
厚条件は本実施例に束縛されるものではなく、本発明の
精神、すなわちエミッタ不純物導入に対してマスクとな
り、ベース・インプラ打込みに対してはマスクとならな
いように選択されればよいっ 第２図（ａ）（ｂ）に示したのは、本発明の重要プロセ
スである選択１）ｏｌｙ Ｓｉ 成長条件に関するも
ので、図で（ａ）は成長時の絶縁膜表面が５ｊＯｚであ
る時を、（ｂ）は８１３Ｎ４ である時全各々表わして
いる。縦軸はｐｏｌｙ Ｂ； の成長速度全、横軸は
Ｈ２＝７５ＳＬＭ、５ＩＨ２Ｃｔ２＝０．２ＳＬＭ流量
条件中へのＨＣＩ混合量ケ示す。結果は成長温度？パラ
メータとしていて、温度が低下するにつれて成長速度が
低下する。ここで８１０２マスクと５Ｌ３Ｎ４ マス
クとでは選択成長可能領域の異なることが明らかで、本
実施例において５ｊａＮ４膜３上にわざわざ５ｊＣｈ膜
４全形成したのｆｉ、５ｉＯｚマスクの上がｐｏｌｙ
Ｓｉ 成長条件が安定している理由からで、本質的に
１ｊｓｊｓＮ４ マスクであってもよい。係ル第２図で
は成長の流量条件が規制されるが、温度の上限は成長膜
が単結晶となる８２５０未満であることか必要で、下限
は成長速度に作業効率全加味して決定される。Ｓ １０
２マスクの場合には７７５Ｃが最適である。
３Ｎ４ 膜３であるが、このようなＳｉ３Ｎ４膜３の膜
厚条件は本実施例に束縛されるものではなく、本発明の
精神、すなわちエミッタ不純物導入に対してマスクとな
り、ベース・インプラ打込みに対してはマスクとならな
いように選択されればよいっ 第２図（ａ）（ｂ）に示したのは、本発明の重要プロセ
スである選択１）ｏｌｙ Ｓｉ 成長条件に関するも
ので、図で（ａ）は成長時の絶縁膜表面が５ｊＯｚであ
る時を、（ｂ）は８１３Ｎ４ である時全各々表わして
いる。縦軸はｐｏｌｙ Ｂ； の成長速度全、横軸は
Ｈ２＝７５ＳＬＭ、５ＩＨ２Ｃｔ２＝０．２ＳＬＭ流量
条件中へのＨＣＩ混合量ケ示す。結果は成長温度？パラ
メータとしていて、温度が低下するにつれて成長速度が
低下する。ここで８１０２マスクと５Ｌ３Ｎ４ マス
クとでは選択成長可能領域の異なることが明らかで、本
実施例において５ｊａＮ４膜３上にわざわざ５ｊＣｈ膜
４全形成したのｆｉ、５ｉＯｚマスクの上がｐｏｌｙ
Ｓｉ 成長条件が安定している理由からで、本質的に
１ｊｓｊｓＮ４ マスクであってもよい。係ル第２図で
は成長の流量条件が規制されるが、温度の上限は成長膜
が単結晶となる８２５０未満であることか必要で、下限
は成長速度に作業効率全加味して決定される。Ｓ １０
２マスクの場合には７７５Ｃが最適である。
実施例２
実施例１において、選択ｐｏｌｙ Ｓｉ 成長膜厚全
２０００人とし、次いで湿った０２雰囲気中の酸化処理
？行い、第３図に示したようにＩ）ｏｌｙ ８ｉ６の一
部？Ｓ！Ｏｚ膜１０化させた。係る後には実施例１と同
様の処理を行い、同様の効果ケ得た。本実施例の特徴は
薄層のｐｏｌｙＳｉ膜厚ｅｓｉｏｚ膜化することによっ
てふくらまし、言わゆるｐｏｌｙ Ｓｉのヨコ方向への
拡がり距離を補強している点にある。また経験的に厚い
ｐｏｌｙ Ｓｉ 膜厚ではエミッタ抵抗の問題が生じ
ることが多く、かかる問題の低減も他の目的とし、さら
にはエミツタ層上の凸面構造の後続工程への影響を小さ
くすることを別の目的としている。
２０００人とし、次いで湿った０２雰囲気中の酸化処理
？行い、第３図に示したようにＩ）ｏｌｙ ８ｉ６の一
部？Ｓ！Ｏｚ膜１０化させた。係る後には実施例１と同
様の処理を行い、同様の効果ケ得た。本実施例の特徴は
薄層のｐｏｌｙＳｉ膜厚ｅｓｉｏｚ膜化することによっ
てふくらまし、言わゆるｐｏｌｙ Ｓｉのヨコ方向への
拡がり距離を補強している点にある。また経験的に厚い
ｐｏｌｙ Ｓｉ 膜厚ではエミッタ抵抗の問題が生じ
ることが多く、かかる問題の低減も他の目的とし、さら
にはエミツタ層上の凸面構造の後続工程への影響を小さ
くすることを別の目的としている。
なお上述の実施例１と２においてベース層インプラは１
回のイオン打込みによって形成しているが、これを打込
加速電圧？変化させた２回のイオ（９） ン打込みとしても本発明？逸脱するものではない。
回のイオン打込みによって形成しているが、これを打込
加速電圧？変化させた２回のイオ（９） ン打込みとしても本発明？逸脱するものではない。
この場合、どちらかの１回では真性ベースが形成され、
他の１回では真性ベース層に影響を与えない低加速電圧
で、王としてグラフト・ベース層の濃度向上を目的に行
われよう。
他の１回では真性ベース層に影響を与えない低加速電圧
で、王としてグラフト・ベース層の濃度向上を目的に行
われよう。
さらにまた、係る真性ペースのみは実施例１゜２におい
てエミッタ領域開孔以前に形成させても好いが、この場
合には後続のエミツタ層の形成にともなう熱処理によっ
て接合が深く形成され、トランジスタ接合の５ｈａｌｌ
ｏＷ 化が難しくなることより、最適なのは本実施例１
．２に示した、ベース追越し形成である。
てエミッタ領域開孔以前に形成させても好いが、この場
合には後続のエミツタ層の形成にともなう熱処理によっ
て接合が深く形成され、トランジスタ接合の５ｈａｌｌ
ｏＷ 化が難しくなることより、最適なのは本実施例１
．２に示した、ベース追越し形成である。
以上に詳述したように、本発明によれば極めて簡略化し
たプロセスでベース抵抗ｒｂｂ’の低減さレタトランジ
スタを提供されるのであシ、その効果は著しく大きい。
たプロセスでベース抵抗ｒｂｂ’の低減さレタトランジ
スタを提供されるのであシ、その効果は著しく大きい。
また本発明によれば従来のグラフト・ベース付トランジ
スタでしばしば問題となる高濃度グラフト・ベース層と
エミッタ綴との接触問題が解決される。また上記グラフ
ト・べ一（１０） ス層は原則として１回のペース・インプラで真性ベース
層とともに形成される。
スタでしばしば問題となる高濃度グラフト・ベース層と
エミッタ綴との接触問題が解決される。また上記グラフ
ト・べ一（１０） ス層は原則として１回のペース・インプラで真性ベース
層とともに形成される。
第１図は本発明の一実施例を示す工程図、第２図は選択
１）ｏｌｙ Ｓｉ 成長条件のためのプロセス条件を
示す曲線図、第３図は他の実施例を示す断面図である。 １・・・半導体基板、２，４．１０・・・５ｊＯｚ膜、
３・・・（１１） 第 １ 図 αす ”ｆｇ ご ｙ久 Ｃゼ！”’／’Ｗ ｌｌ−フ ｙ泌看−竿一（ｗ、−八
り′ｉｌｐ皆輩− 第 ３ 目 −２９５−
１）ｏｌｙ Ｓｉ 成長条件のためのプロセス条件を
示す曲線図、第３図は他の実施例を示す断面図である。 １・・・半導体基板、２，４．１０・・・５ｊＯｚ膜、
３・・・（１１） 第 １ 図 αす ”ｆｇ ご ｙ久 Ｃゼ！”’／’Ｗ ｌｌ−フ ｙ泌看−竿一（ｗ、−八
り′ｉｌｐ皆輩− 第 ３ 目 −２９５−
Claims (1)
- １、半導体基板上に絶縁膜全形成する工程と、エミツタ
層形成領域上の該絶縁膜を除去する工程と、基板露出面
にのみｐｏｌｙ Ｓｉ 全形成する工程と、該ｐｏｌ
ｙ Ｓｉ 中にエミッタ不純物全導入する工程と、該導
入不純物？Ｓｉ中へ拡散させる工程と、しかる後にイオ
ン打込み法によって該絶縁膜と該１）ｏｌｙ８ｉ’に通
してベース層を形成不純物全イオン打込みする工程よシ
なる半導体装置の製造方法において、該絶縁膜がエミッ
タ不純物導入に対してマスクとなり、ベース・インプラ
打込みに対してはマスクとならないように選択され、か
つ該ｐｏｌｙ Ｓｉ が選択成長法によって該絶縁膜
より厚く成長されていること？特徴とした半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8088283A JPS59207659A (ja) | 1983-05-11 | 1983-05-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8088283A JPS59207659A (ja) | 1983-05-11 | 1983-05-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207659A true JPS59207659A (ja) | 1984-11-24 |
Family
ID=13730710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8088283A Pending JPS59207659A (ja) | 1983-05-11 | 1983-05-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4978630A (en) * | 1987-09-26 | 1990-12-18 | Samsung Semiconductor & Telecommunication Co., Ltd. | Fabrication method of bipolar transistor |
-
1983
- 1983-05-11 JP JP8088283A patent/JPS59207659A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4978630A (en) * | 1987-09-26 | 1990-12-18 | Samsung Semiconductor & Telecommunication Co., Ltd. | Fabrication method of bipolar transistor |
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