FR2687843A1 - Transistor bipolaire lateral pnp et procede de fabrication. - Google Patents

Abstract

L'invention concerne la technologie des semiconducteurs. Un procédé de fabrication d'un transistor bipolaire latéral comprend la formation successive d'une couche épitaxiale (11), d'une couche d'oxyde de silicium (12), d'une couche de nitrure de silicium (13) et d'une couche de masquage sur un substrat en silicium (10); la formation d'une ouverture (26) pour une région d'émetteur ou de collecteur dans la couche de masquage, en une seule opération, cette ouverture étant entourée par des canaux (36) définissant une région d'isolation; et le traitement des couches par gravure sélective et dopage, pour former une zone dopée fortement conductrice dans la région d'émetteur ou de collecteur. Application à la fabrication de transistors de puissance.

Description

La présente invention concerne un transistor

latéral formé sur un substrat, et un procédé de fabri-

cation de ce transistor.

Les transistors bipolaires latéraux, qui sont normalement des transistors PNP, formés dans des circuits intégrés, ont diverses applications Leur procédé de tabrication dépend des tensions auxquelles ils seront soumis pendant l'utilisation, et il existe de façon caractéristique des procédés différents pour les trois plages de tension suivantes: ( 1) moins de volts, ( 2) entre 5 et 12 à 14 volts et ( 3) entre 14 et 25 volts L'un des paramètres critiques est la largeur d'isolation entre des régions actives, pour

éviter un claquage électrique entre des régions acti-

ves dans la condition de tension de fonctionnement maximale En particulier, pour le cas ( 2) dans lequel le transistor latéral est conçu sous la forme d'un transistor de puissance devant fonctionner avec des tensions qui s'élèvent jusqu'à 12 ou 14 volts, il est important de minimiser les dimensions du transistor dans le but de réduire des résistances parasites, tout en maintenant un écartement approprié entre les régions actives, pour garantir qu'un claquage ne se

produise pas à la tension de fonctionnement maximale.

Dans l'art antérieur, on forme de tels tran-

sistors PNP latéraux en grands nombres sur un substrat

commun, en compagnie de transistors NPN verticaux.

Dans l'art antérieur, on forme une couche épitaxiale de type N sur un substrat de type p On forme une couche d'oxyde de silicium sur cette couche épitaxiale, et on forme ensuite une couche de nitrure de silicium que l'on utilise pour former un masque maître Le masque maître détinit les régions d'isolation et de base des transistors NPN verticaux, et on utilise un masque d'isolation supplémentaire surdimensionné pour couvrir la région de base pendant que les régions d'isolation sont formées par diffusion de bore On enlève ensuite le masque d'isolation pour permettre le dopage d'une région de base des transistors NPN On forme des régions d'émetteur et de collecteur et on les traite en utilisant des masques supplémentaires,

avec les problèmes d'alignement qui en résultent.

On a rencontré un problème dans le passé du fait qu'à cause de tolérances d'alignement dans le processus, résultant des divers masques de traitement superposés sur le substrat, il a été nécessaire de

donner au transistor des dimensions relativement gran-

des pour pouvoir accepter ces tolérances Ceci présen-

te l'inconvénient d'une taille excessive, entraînant

une augmentation des résistances parasites.

Le document US-A-4 837 176 décrit la forma-

tion d'un transistor latéral par l'utilisation d'un

masque maître Cependant, ce brevet concerne l'apla-

nissement de couches de silicium polycristallin et ne

concerne pas les problèmes présents.

Un but de l'invention est de résoudre le problème mentionné ci-dessus et de procurer un procédé de formation d'un transistor latéral qui permette de réduire les dimensions du transistor L'invention procure un procédé de formation d'un transistor bipolaire latéral qui comprend les opérations suivantes:

1) on forme séquentiellement, sur un subs-

trat en silicium, une couche épitaxiale, une couche d'oxyde de silicium, une couche de nitrure de silicium et une couche de masquage; 2) on forme dans la couche de masquage, en une seule opération de masquage, une ouverture pour

une région d'émetteur ou de collecteur, cette ouvertu-

re étant entourée par des canaux qui définissent une région d'isolation;

3) on traite les couches précitées par gra-

vure sélective et dopage, pour former des moyens d'isolation dans la région d'isolation, et pour former une zone dopée fortement conductrice à l'intérieur de

la région d'émetteur ou de collecteur.

Ainsi, conformément à l'invention, en for-

mant en une seule opération de masquage un masque qui définit la configuration géométrique de la région d'émetteur/collecteur d'un transistor PNP latéral, en

relation avec l'isolation environnante, on peut rédui-

re les tolérances d'alignement du transistor en compa-

raison avec des procédés de l'art antérieur.

En outre, la formation d'une zone fortement conductrice dans la région d'émetteur/collecteur, de préférence par une étape d'implantation de bore, réduit la résistance série parasite dans ces régions et contribue ainsi à l'obtention d'un transistor de

puissance ayant un meilleur rendement.

Dans le mode de réalisation préféré de la présente invention, le masque maître comporte en outre des ouvertures pour la définition des régions de base de transistors NPN verticaux, qui sont dopées avec un

niveau inférieur à celui des régions d'émetteur/col-

lecteur Le masque maître est ainsi employé pour défi-

nir les régions d'isolation, de base et d'émetteur/

collecteur; ces trois régions seront ainsi automati-

quement auto-alignées de façon à réduire les toléran-

ces d'alignement Après la définition du masque uni-

que, on utilise un masque d'isolation supplémentaire surdimensionné pour permettre la formation des régions d'isolation par diffusion de bore à travers le masque

d'isolation et le masque maître, pour former des jonc-

tions d'isolation.

A la suite de la formation des régions d'isolation, on grave la couche d'oxyde se trouvant

sous le masque, et on utilise une couche supplémentai-

re de masque surdimensionné pour masquer la région de base, pendant que les régions d'émetteur/collecteur sont soumises à une implantation p+ de bore, pour former une région fortement conductrice Ensuite, on

enlève le matériau de masquage de la base et on appli-

que une implantation p à toutes les régions qui sont

définies par le masque maître.

De cette manière, on peut réduire la taille du transistor élémentaire et on peut réduire les

résistances parasites qui sont associées à ce transis-

tor. Dans la formation d'un transistor pratique, un grand nombre de transistors élémentaires seront

formés géométriquement côte à côte, et seront inter-

connectés par des couches métalliques et par des pas-

sages métallisés à travers des régions d'isolation.

Comme il apparaîtra ci-après, les transistors élémen-

taires sont conçus de façon à avoir une forme octogo-

nale pour permettre de disposer les transistors avec une densité élevée sur le substrat, pour réduire des

régions soumises à des contraintes liées à des ten-

sions élevées, qui peuvent apparaître avec des tran-

sistors ayant une forme rectangulaire plus simple, et pour réduire la résistance parasite dans les régions d'émetteur/collecteur. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la

description qui va suivre de modes de réalisation,

donnés à titre d'exemples non limitatifs La suite de

la description se réfère aux dessins annexés dans les-

quels:

La figure 1 est une représentation schéma-

tique d'un masque qui est employé dans le procédé de l'invention; Les figures 2 à 17 sont des coupes d'un substrat de silicium qui illustrent diverses étapes dans la formation d'un transistor conformément à l'invention; Les figures 18 à 23 illustrent des étapes

dans la formation d'un réseau de transistors élémen-

taires conformément à l'invention, dans le but de former des transistors uniques de forte puissance; La figure 24 est un organigramme comparatif du procédé de l'invention et d'un procédé existant; et La figure 25 est un schéma de circuit de transistors connectés en une configuration en pont

pour attaquer une charge.

En considérant maintenant les dessins, on voit sur la figure 1 un masque maître à trois niveaux qui est formé en combinant sur la même couche de masque un motif d'isolation 2, des motifs d'émetteur/ collecteur (P+) 4 pour des transistors PNP latéraux,

et des motifs de base 6 pour des transistors NPN ver-

ticaux; ces trois motifs seront ainsi automatiquement auto-alignés On notera qu'en pratique un très grand de régions seront définies par le masque s'étendant sur un substrat en silicium Ceci permet d'éliminer les tolérances d'alignement entre ces trois couches et permet donc de gagner de l'espace et de minimiser les

éléments parasites des dispositifs Les circuits peu-

vent également être conçus avec de plus petites dimen-

sions, et par conséquent de façon plus économique.

Le but de l'utilisation d'une implantation P+ fortement dopée dans la région d'émetteur, est d'augmenter le rendement d'émetteur du transistor PNP, c'est-à-dire d'obtenir la possibilité d'un gain en courant plus élevé à un courant de collecteur plus élevé Le second avantage de l'utilisation d'une implantation P+ est de réduire les résistances série parasites d'émetteur et de collecteur, du fait que la résistance carrée de la région P+ est très inférieure à celle que l'on obtient en utilisant une implantation de base de type standard dans les régions d'émetteur

et de collecteur La couche de base est essentielle-

ment utilisée pour former des transistors NPN, des transistors PNP latéraux classiques et verticaux, et

des résistances de base.

En se référant maintenant aux figures 2 à 16, on note que les éléments similaires sont désignés par les mêmes références numériques En se référant à la figure 2, on voit un substrat en silicium <III> de

type P 10, sur lequel est formée une couche épitaxia-

le de type N, 11 Après croissance d'une couche de Si O 2, 12, formée par oxydation thermique de la couche épitaxiale de type N 11, une couche de nitrure de silicium 13 de 125 nm d'épaisseur est déposée en vue

d'une opération de définition de motif par plasma uti-

lisant le masque maître à trois niveaux.

Sur la figure 3, on voit une couche de rési-

ne photosensible négative 14 qui est déposée sur la

couche 13.

Sur la figure 4, la couche de résine photo-

sensible négative 14 est exposée à de la lumière ultraviolette 15 d'une machine d'alignement, à travers un masque maître optique 16; les motifs 17, 18 et 19 du masque maître 16 correspondent respectivement aux motifs d'isolation, de base et P+ Du fait que les trois motifs 17, 18 et 19 correspondant à trois types différents de motifs diffusés, sont définis en même

temps, ils sont auto-alignés.

Sur la figure 5, la résine photosensible 14 protégée par les motifs 17, 18 et 19 du masque maître

16, est enlevée chimiquement pour former trois ouver-

tures 21, 22 et 23 qui permettent la définition de motifs par plasma dans les régions 24, 25 et 26 de la couche de nitrure de silicium 13; ensuite la résine

photosensible 14 restante est enlevée.

Comme le montre la figure 6, une autre cou- che de résine photosensible négative 27 est déposée et

est exposée à la lumière ultraviolette 28 d'une machi-

ne d'alignement, à travers un masque optique d'isola-

tion surdimensionné 29, portant un motif 30 pour un

masque d'isolation surdimensionné.

Comme le montre la figure 7, la tolérance d'alignement entre l'ouverture 31 qui est formée par le motif de masque d'isolation surdimensionné 30 et le motif 24 sur la couche de nitrure de silicium 13, est telle que l'ouverture 31 dans la résine photosensible 27 portant un motif s'étend toujours sur les parties 32 de la couche de nitrure 30 dans laquelle on n'a pas

formé de motif.

Comme le montre la figure 8, une opération de gravure est ensuite effectuée pour enlever la résine photosensible 27 et pour graver la couche de dioxyde de silicium 12, comme en 32, à l'intérieur de

l'ouverture 31 dans la résine photosensible L'ouver-

ture 32 dans le dioxyde de silicium 12 est définie exclusivement par l'ouverture 24 dans la couche de

nitrure de silicium 13.

En se référant maintenant à la figure 9, on note qu'on dépose par centrifugation une solution de B 203, sur la totalité de la tranche On place ensuite la tranche dans un four à température élevée, de façon que le bore diffuse dans le silicium pour former un

chemin d'isolation de type P 36 dans la couche épita-

xiale 11 Un seul chemin d'isolation 36 est représen-

té, dans un but de simplicité.

Sur la figure 10, après la diffusion d'iso-

lation, on applique une opération de gravure par voie humide à la partie de dioxyde de silicium se trouvant sous les ouvertures 24, 25 et 26 dans la couche de

nitrure de silicium 13, comme en 41, 42 et 43.

En se référant à la figure 11, on note qu'après une opération de croissance de dioxyde de silicium thermique 45, de 150 nm d'épaisseur, dans les ouvertures 41, 42 et 43, on dépose une couche de résine photosensible négative 47 sur toute la tranche, et on forme ensuite un motif dans cette couche avec de la lumière ultraviolette 48, au moyen de la machine d'alignement, à travers un masque optique de base négatif surdimensionné 49 On obtient le motif de base surdimensionné 50 en surdimensionnant le motif de base 50 de façon que l'ouverture 42 qui est utilisée pour la future base de type P soit toujours protégée par la résine photosensible pendant l'implantation P+ La couche d'oxyde 12 est suffisamment épaisse dans les

autres régions pour protéger ces régions contre l'im-

plantation P+.

Comme le montre la figure 12, la résine photosensible négative 52 qui est définie par le motif

est disposée sur l'ouverture de base 42.

La figure 13 montre des régions P+ qui sont implantées (dose = 5 x 10 5 cm, énergie = 75 ke V)

dans la zone épitaxiale 11 et dans le chemin d'isola-

tion 36, à travers l'oxyde 45 formant écran, dans le but d'éliminer l'effet de canalisation d'impuretés de

dopage dans le silicium On retire ensuite de la tran-

che la résine photosensible 52, comme le montre la

14 -2

figure 14 On implante la base (dose = 6 x 10 cm énergie = 75 ke V) dans le silicium, à travers l'oxyde

formant écran, pour éliminer l'effet de canalisa-

tion d'impuretés de dopage dans le silicium.

Le résultat, représenté sur la figure 15, consiste en ce que finalement, des régions de base et

des régions P+ sont respectivement formées, par exem-

ple en 55 et 56, dans la zone épitaxiale 1.

La structure de la figure 15 est entièrement schématique en ce qui concerne la disposition des régions de base et P+, et la figure 16 montre une configuration plus pratique avec un transistor PNP latéral 60 et un transistor NPN vertical 61 isolés par des régions d'isolation 36 Le transistor 61 comprend une base de type P 63, un émetteur de type N+ 64 et une région de collecteur N+ 65; et une région N 66

fortement dopée est également représentée Le transis-

tor latéral 62 comprend une région d'émetteur P+ 69, deux régions de collecteur P+ 70 et un contact de base

N+ 71.

Sur la figure 16, on a enlevé les couches d'oxyde 12 et de nitrure 13, et on a fait croître une couche supplémentaire de Si O 2 72 Des ouvertures (non représentées) sont formées dans la couche 72 par masquage et gravure par voie humide, pour permettre la

diffusion de régions N+ 64, 65, 71.

En considérant maintenant la figure 17, on voit une représentation du processus de métallisation

à " 3 métaux", pour la formation de contacts métalli-

ques avec les régions actives.

Pour obtenir un meilleur contact entre un motif de diffusion quelconque (de type P ou N), par exemple le contact de base 71 et un ruban métallique

78, on utilise la procédure suivante.

On forme une ouverture 73 dans le dioxyde de silicium 72, en utilisant des procédures classiques pour le masquage et la gravure, et on dépose une couche de platine (non représentée) sur toute la tranche Le platine en contact avec le silicium, dans toutes les ouvertures 73 qui sont formées dans le dioxyde de silicium 72, est allié par voie thermique avec le silicium, pour former une couche de siliciure de platine (Pt Si) 76; le platine (Pt) se trouvant sur le dioxyde de silicium 72, qui n'est pas allié au silicium, est ensuite enlevé par des moyens chimiques. On dépose un alliage de titane-tungstène (Ti W) 77 et un alliage d'aluminium-cuivre (Al Cu) 78 sur toute la tranche et on le grave en utilisant des procédures classiques de masquage et de gravure de métal, pour obtenir des bandes métalliques; l'alliage titane-tungstène a pour but de former une barrière pour l'alliage aluminium-cuivre 78 Ceci constitue ce qu'on appelle le processus à trois métaux, et les quantités de Pt Si 76, Ti W 77 et Al Cu 78 définissent la première couche métallique, que l'on appelle souvent

Métal 1.

On dépose ensuite une couche de dioxyde de silicium intercouche 80 sur la totalité de la tranche et on la grave en utilisant des procédures classiques de masquage et de gravure pour obtenir le passage 81; le passage 81 est une ouverture formée dans le dioxyde

de silicium intercouche 80 pour permettre une conne-

xion, dans la zone définie par le passage 81, entre

les première, 78, et seconde couches d'aluminium-

cuivre déposées; cette seconde couche d'aluminium-

cuivre 84 est souvent appelée couche Métal 2 La couche Métal 2 84 est habituellement trois fois plus épaisse que la couche aluminium-cuivre 78 de la couche Métal 1 La procédure de gravure de la couche Métal 2, 84, est identique à celle que l'on utilise pour la

couche aluminium-cuivre 178 dans la couche Métal 1.

En se référant à l'organigramme de la figure 24, on note que les étapes de processus qui sont décrites ci-dessus sont indiquées en relation avec le

processus de l'art antérieur A la suite de l'implan-

il tation de la base, on élimine les couches de nitrure et d'oxyde, et on fait croître une nouvelle couche d'oxyde On notera qu'avec le mode de réalisation présent, il n'y a pas d'étapes supplémentaires à température élevée qui changeraient les profils de

concentration en impuretés des couches diffusées.

En se référant maintenant à la figure 25, on

voit un circuit connu comprenant un pont de transis-

tors de puissance PNP 170 et de transistors de puis-

sance NPN 172 qui attaquent une charge 174, et le

fonctionnement efficace de ce circuit nécessite abso-

lument de faibles tensions de saturation Les chutes de tension dans les transistors 170 et 172 lorsqu'ils sont saturés, doivent être aussi faibles que possibles pour minimiser les pertes de tension pour l'attaque de

la charge 174 La valeur de tension de crête nécessai-

re pour attaque la charge 174 de l'amplificateur en pont complet de la figure 25 peut s'exprimer de la façon suivante:

V CHARGE = VCC (VCESATNPN + VCESAT PN)

Les transistors PNP 170 peuvent être réali-

sés sous la forme d'un réseau de transistors PNP élé-

mentaires interconnectés sur un seul substrat, les transistors élémentaires étant formés par le procédé de la présente invention Du fait que la taille d'un

transistor est le critère le plus important pour obte-

nir une meilleure efficacité pour un coût donné, le

point de départ dans l'établissement de la configura-

tion du mode de réalisation présent consiste à utili-

ser une métallisation à deux couches Le second point consiste à minimiser les écartements entre des régions pré-ohmiques (régions de contact sur le silicium) et des bords de régions de diffusion, sur la base de l'utilisation d'un procédé à trois métaux (Pt, Ti W, Al Cu); l'alliage Pt Si dans les régions de contact ne

mesurant que quelques dizaines de nanomètres d'épais-

seur Le troisième point consiste à diminuer les résistances série parasites qui sont connectées au transistor actif, en optimisant la configuration et en diminuant les densités de courant dans la répartition des régions de contact; ces résistances série on un effet très important dans des conditions d'injection élevée. En se référant à la figure 18, on note que

le point de départ pour la définition de la configura-

tion d'un transistor de puissance PNP latéral élémen-

taire 180, est le plus petit motif qu'autorisent des masques optiques, soit une région pré-ohmique carrée de 5 x 5 pm, 182 Bien que des formes autres qu'un carré pour des contacts pré-ohmiques semblent plus souhaitables, le résultat global consiste en une

augmentation de la taille du transistor de puissance.

Un émetteur PNP latéral 184 a une limite située à 3,5 pm de la région pré-ohmique d'émetteur 182; la forme de l'émetteur 184 est octogonale, et cette forme

est obtenue en coupant les coins d'une forme rectan-

gulaire simple, pour éviter des directions préféren-

tielles de circulation du courant Un collecteur octo-

gonal 186 de forme similaire mesure 6 pm de largeur et

son bord intérieur se trouve à 6 Fm de l'émetteur 184.

Une région métallique 187 appartenant à la couche d'aluminium-cuivre (épaisseur de 700 nm) qui est formée dans le procédé à trois métaux, entoure une région de base 188 sauf sur 1 pm, et elle vient en contact avec l'émetteur 184 par l'intermédiaire du

contact 182.

En se référant à la figure 19, on note que le transistor élémentaire de la figure 18 est ensuite

reproduit par symétrie de façon à obtenir un transis-

tor NPN latéral élémentaire double 190 Un motif de passage 192 mesurant 5 x 10 pm permettra de connecter tous les émetteurs au moyen d'un bus 212 de la couche Métal 2, mesurant 1800 nm d'épaisseur, représenté sur

la figure 21.

En se référant à la figure 20, qui montre une colonne de transistors élémentaires doubles 190

adjacents, qui sont recouverts par des lignes conduc-

trices du type Métal 1, on note que la forme octogo-

nale du transistor PNP latéral élémentaire double 190

permet d'avoir une grande région de contact de collec-

teur octogonale, 200, qui est étroitement imbriquée entre les transistors La taille de la région 200 est limitée seulement par les règles d'écartement ( 4 pm) de la couche Métal 1 202 se trouvant au- dessus, et par le chevauchement ( 2 pm) au niveau Métal 1, de la

région de contact 200 et du motif de passage 204 mesu-

rant 5 x 10 pm; de plus, on utilise deux régions de contact de collecteur 200 par transistor PNP double élémentaire, pour diminuer et répartir la résistance

série de collecteur.

Deux motifs de passage 204 par région de contact de collecteur, mesurant 5 x 10 pm, sont conçus pour connecter tous les collecteurs ensemble, au moyen de deux bus 210 du niveau Métal 2, mesurant 1800 nm d'épaisseur (voir la figure 21) L'alimentation du

collecteur est effectuée par les bus 210.

Pour définir le contact de base du transis-

tor PNP latéral élémentaire double 190, on utilise une région pré- ohmique 206, ayant la forme d'un carré de 5 x 5 pm, qui est centrée dans une diffusion 208 (émetteur N+) de 9 x 9 pm; ces deux structures sont

tournées de 450 pour économiser l'espace sur le sili-

cium On en utilise quatre par transistor PNP élémen-

taire double, pour diminuer et répartir la résistance série de base Les diffusions 208 (émetteur N+) se trouvent à 7,5 Mm du collecteur des transistors PNP

latéraux élémentaires doubles, et elles sont connec-

tées ensemble par chacune des lignes 209 du niveau Métal 1, recouvrant sur 2 pm les régions pré-ohmiques 206 ayant la forme de carrés de 5 x 5 pm; ceci permet d'obtenir un courant de base de 7,1 m A au maximum, le courant de base étant au maximum de 2,3 m A par ligne 209 du niveau Métal 1 dans le dispositif de la figure

23; le courant de base est d'environ 50 p A par tran-

sistor PNP élémentaire représenté sur la figure 18.

Comme le montre la figure 21, deux lignes 210 du niveau Métal 2, mesurant 16 pm de largeur, chevauchant sur 3 pm les motifs de passage 104, sont utilisées pour connecter ensemble les collecteurs, et une ligne 212 du niveau Métal 2, de 16 pm de largeur, est utilisée pour connecter les émetteurs ensemble, en association avec le motif de passage 192 Chaque ligne 210 ou 212 du niveau Métal 2 autorise un courant d'une valeur maximale de 54 m A, le courant d'émetteur étant au maximum de 47,7 m A par colonne; en d'autres termes, ce transistor de puissance PNP latéral est capable d'aborber un courant d'émetteur s'élevant jusqu'à 600 m A En aucun cas la densité de courant par passage ou par région pré-ohmique ne dépasse 50 p A/lum L'écartement entre les lignes 210 et 212 du niveau

Métal 2 est de 7 pm.

En se référant maintenant à la figure 22, on

note que les première et dernière rangées des transis-

tors NPN élémentaires doubles 190 sont terminées par le motif 220, pour permettre la terminaison de la

région de contact de collecteur 200 complète.

Le plus petit transistor de puissance PNP latéral, ayant une faible tension VCESAT (< 0,3 V) à un courant de collecteur de 0,5 A et un gain en courant forcé de 20, est obtenu avec 484 transistors PNP latéraux élémentaires tronqués, disposés en onze colonnes de vingt-deux rangées de transistors PNP latéraux élémentaires doubles 190 Avec la disposition qui est décrite, la taille finale de ce transistor est d'environ 0,84 mm 2 La figure 23 représente une partie de ce transistor de puissance PNP latéral, avec une colonne C et deux rangées R et R+ 1 de transistors PNP

latéraux élémentaires doubles 190.

Les résultats finals de la caractérisation électrique sont les suivants: VCESAT à IC = 0,5 A et IB 25 m A ( 0,3 V): 176 m V VBESAT à VCE = 0,3 V et IC = 0,5 A: 838 m V HFE à IC = 0,5 A et VCE = 0,3 V: 24,5 BVC Bo à IC = l Op A (> 35 V): 37,6 V BVC Eo à IC = 1 Op A(> 20 V): 23,2 V

Claims (12)

REVENDICATIONS

1 Procédé de formation d'un transistor

bipolaire latéral ( 60), caractérisé en ce qu'il com-

prend les étapes suivantes: 1) on forme séquentielle-

ment sur un substrat en silicium ( 10) une couche épi- taxiale ( 11), une couche d'oxyde de silicium ( 12), une couche de nitrure de silicium ( 13) et une couche de

masquage ( 14); 2) on forme dans cette couche de mas-

quage, en une seule opération de masquage, une ouver-

ture ( 26) pour une région d'émetteur ou de collecteur, cette ouverture étant entourée par des canaux ( 36) qui définissent une région d'isolation; 3) on traite les couches précitées par gravure sélective et dopage, pour former des moyens d'isolation dans la région d'isolation, et pour former à l'intérieur de la région d'émetteur ou de collecteur une zone dopée fortement conductrice.

2 Procédé selon la revendication 1, carac-

térisé en ce que le masque s'étend sur la totalité ou une partie principale du substrat et il définit les régions précitées pour un ensemble de transistors, et le masque définit des ouvertures supplémentaires ( 25) pour les bases de transistors bipolaires verticaux ( 61), les transistors étant entourés par des canaux définissant une région d'isolation, et en ce qu'on effectue un dopage dans les ouvertures pour former des régions de base ayant une conductivité inférieure à

celle de la région d'émetteur ou de collecteur.

3 Procédé selon la revendication 2, carac-

térisé en ce que le transistor latéral est un transis-

tor PNP et le transistor vertical est un transistor NPN.

4 Procédé selon l'une quelconque des reven-

dications précédentes, caractérisé en ce qu'on enlève

la couche de nitrure de silicium (figure 5), de préfé-

rence par gravure par plasma, à l'intérieur des ouver-

tures, on applique une seconde couche de masquage (figure 6) sur le nitrure de silicium, et on effectue une seconde opération de masquage (figure 7) pour définir des ouvertures surdimensionnées qui s'étendent

au-dessus des canaux pour l'isolation.

Procédé selon la revendication 4, carac- térisé en ce que les canaux précités sont dopés avec

du bore, de préférence par chauffage du substrat por-

tant un revêtement d'oxyde de bore, dans le but de

former des jonctions pn d'isolation ( 36).

6 Procédé selon la revendication 5, carac-

térisé en ce qu'on enlève par gravure le dioxyde de silicium se trouvant à l'intérieur des ouvertures,

pour mettre à nu le substrat (figure 10).

7 Procédé selon la revendication 6; ratta-

chée à la revendication 2, caractérisé en ce qu'on

applique une troisième couche de masquage ( 47) (figu-

res 11, 12, 13), et on définit un motif dans cette

couche au cours d'une opération de masquage supplémen-

taire, pour définir des zones de masque surdimension-

nées ( 52) recouvrant les ouvertures supplémentaires, la zone fortement conductrice étant ensuite formée par implantation de bore dans l'ouverture pour une région

d'émetteur ou de collecteur.

8 Procédé selon la revendication 7, carac-

térisé en ce qu'on enlève les zones de masque surdi-

mensionnées et on effectue une implantation supplémen-

taire de bore, avec une plus faible énergie, dans le

but de doper les régions de base (figure 14).

9 Transistor bipolaire latéral formé par le

procédé de l'une quelconque des revendications précé-

dentes, caractérisé en ce que dans ce transistor, observé en plan (figure 18), un contact ou une région pré-ohmique ( 182) de forme rectangulaire est placé en position centrale dans un émetteur ( 184) de forme octogonale, qui est entouré par une région de base ( 188) et une région de collecteur ( 186), de forme

générale similaire.

10 Transistor de puissance formé par un

ensemble de transistors, chaque transistor étant con-

forme à la revendication 9, caractérisé en ce que les transistors sont disposés en colonnes, chaque élément

d'une colonne comprenant une paire ( 190) des transis-

tors précités, placés côte à côte.

11 Transistor de puissance selon la reven-

dication 10, caractérisé en ce que les émetteurs, des collecteurs et des bases des transistors individuels sont interconnectés par une métallisation à trois couches de métal, et des passages sont formés entre les couches de métal pour l'interconnexion sélective

des couches de métal (figure 17).

12 Transistor de puissance selon la reven-

dication 11, caractérisé en ce qu'un passage ( 192) est

formé entre les transistors de chaque paire de tran-

sistors, pour l'interconnexion des contacts d'émet-

teur, des contacts de collecteur ( 200, 204) sont for-

més sur les régions de collecteur adjacentes de chaque

paire de transistors, et des contacts de base rectan-

gulaires ( 206, 208) sont formés de chaque côté d'une colonne de transistors, dans une configuration dans laquelle chaque contact de base est placé entre les paires de transistors, et est orienté à 1 r/4 par

rapport à la colonne.

13 Transistor de puissance selon la reven-

dication 12, caractérisé en ce que les couches de métallisation sont disposées en bandes qui s'étendent dans la direction de chaque colonne, des bandes de connexion de base ( 209) sont placées de chaque côté de la colonne, une bande de connexion d'émetteur ( 212) est placée en position centrale dans la colonne, et des bandes de connexion de collecteur ( 210) sont

placées entre les bandes de base et d'émetteur.