JPS61218161A - 半導体装置とその製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置、特に微細寸法の横形ｐｎｐトラン
ジスタの製造技術に関する。

〔背景技術〕

半導体基体の表面に横形ｐｎｐ）ランジスタのエミッタ
及びコレクタのためのｐ　型拡散漕を形成する場合、こ
れまでの展造法如よれば主としてホトレジスト（感光耐
食性樹脂）のマスクを通して半導体表面忙不純物イオン
打込みを行う下記の方法が採用されている、（株コロナ
社昭和５４年４月５日発行集積回路工学１１１Ｐ１６５
−１．Ｆｉ８参照）すなわち、第７図に示すように、ｎ
−型Ｓｉ（シリコン）基板１の表面に酸化膜（Ｓ　ｉｏ
ｚ　Ｍ　）２を形成し、この酸化膜２上忙ホトレジスト
よりなるマスク３を形成し、このマスクの窓孔を通して
Ｂ（ボロン）などのアクセプタ不純物をイオン打込みＫ
より基板表面に導入し、その後に引伸し拡散を行うこと
Ｋよりエミッタ及びコレクタのｐ＋型型数散層４形成し
ていた。しかし、この方法では下記のような問題がある
。

ホトレジス）Ｋよりマスクを形成する際Ｋ、ホトレジス
ト自体がエツチング液によって同図点線で示すよう忙「
ダレ」５を生じやすい。又、ホトレジストを部分的に露
光する段階で一部の表面反射光によるハレーシランが起
きた場合に不要な部分が露光されてレジストが余分に残
る。さらに不純物イオン打込みを行う際にホトレジスト
が加熱されて「ダレ」を生じ、あるいは破壊されること
がある。これらのことから、拡散によるｐ　型層間の高
い寸法精度が出しＫくく、特ＶＣ３μｍ以下の狭いベー
ス幅を必要とする場合、ホトレジストの精度わるさと横
方向の拡散広がりのためＫ、寸法精度がわるくなると同
時に寸法の「ばらつき」が生じることになった。

〔発明の目的〕 本発明は上記した問題を克服するためになされたもので
ある。本発明の一つの目的は微小ベース幅を有する横形
ｐｎｐ）ランジスタを提供することにある。

本発明の他の目的は高い寸法精度をもち高性能のｐｎｐ
）ランジスタを組込んだバイポーラＭＯ８半導体装置の
製造法の提供にある。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである、 すなわち、ｎ型Ｓｉ基体の表面にＭＯＳＦＥＴのゲート
を形成するのと同じ工程で薄いＳ　ｔ　Ｏｘ　Ｍを介し
てポリＳｉ層を部分的に形成し、このポリＳｉ層をマス
クにセルファライン（自己整合）的に基体表面＆ｃｐ型
拡散拡散層成してこれを横形ｐｎｐ　）ランジスタのエ
ミッタ及びコレクタをするもので、これにより％１１ｐ
）ランジスタのベース幅がＭＯＳＦＥＴのチャネル部と
同等の寸法精度をもち、歩留を向上できて前記目的を達
成できる。

〔実施例〕

第１図乃至第４図は不発明による一実施例を示すもので
あって、一つの半導体基体の表面に一部ではｐチャネル
Ｓｉグー）ＭＯＳＦＥＴ（金属酸化物半導体電界効果ト
ランジスタ）を形成し、他の一部では横形ｐｎｐ　トラ
ンジスタを形成する場合の主要プロセスを工程断面図（
一部平面図）であられしたものである。

以下各工程に従って詳述する。

（１）ｎ−型Ｓｉ基体（多（の場合、ｐ−型Ｓｉサブス
トレートの上ＫＳｉをエピタキシャル成長させたｎ−屋
Ｓｉ／１）１１を用意し、フィールド部のため忙厚い酸
化膜（ＳｘＯｔ膜）１２を形成し、能動素子となるべき
領域上の上記酸化膜１２を取り除いた後、熱酸化により
ゲート絶縁部のための５すい酸化膜（ｐ！１．さ０．５
〜１．０μｍ程度）１３を第１図に示すよ５＆Ｃ形成す
る。

次いで気相より全面にＳｉをデポジットしてボ１Ｊｓｉ
膜を形成し、ホトレジストよりなるマスクを通してエツ
チング（ドライエッチ）することによりＭＯ８領域（１
１ではゲートとなる部分１４ａを、ｐｎｐ　）ランジス
タ領域（［１ではベースとなる部分１４ｂを残して他部
を取除く。この後、上記の厚い酸化膜１２及び残された
ポＩＪ　Ｓ　ｉ　ＭＬ　（ゲート）をマスクとして、基
体表面にＢ＋（ボロン）イオンを打込む。

（２）　　次いで拡散ドライブを行い、５すい酸化膜１
３下のＳｉ基体１１表面にｐ型拡散漕１５を形成する。

（第２図）このうちｐ型拡散層１５ａ。

１５ｂはＭＯ８領域（１１ではソース、ドレインとなり
、ｐｎｐ）ランジスタ領域（ＩＩ）ではエミッタ１５ｃ
とコレクタ１５ｄとになる。

（３）　　この後、全面にＰＳＧ（リン・シリケート・
ガラス）のごとき絶縁膜」６を形成し、コンタクト部２
２のホトエッチ後、Ａｌ（アルミニウム）金蒸着＜スパ
ッタ）シ、アニール、配線パターン忙ホトエッチするこ
とにより、各領域にコンタクトするＡＪ電極１７ａ、１
７ｂ、１７ｃ、１８ａ。

１８ｂを形成する（第３図、第４図）。これらＭ電極の
うち、ＭＯ８領域（１１では、ソース電極Ｓ。

ドレイン電極り及びＰＳＧ膜のコンタクト（透孔）１９
を通じてポリＳｉゲート１４ａに接続するゲ−ト電極Ｇ
が形成され、横形ｐｎｐ　）ランジスタ領域（［１では
エミッタ電極Ｅとこれをとり囲むコレクタ電極Ｃとが形
成される。なおｐｎｐ　）ランジスタのベースは、ｎ−
８ｉ基板の別な位置にコンタクト２１を通してベース電
極Ｂを取り出す。

さらにこの発明においては、ベース上のポリＳｉ膜（ゲ
ート）１４ｂの上のＰＳＧＪＩｌ［１６の一部にコンタ
クト２０をあけてエミッタ電極Ｅとコンタクトをとるこ
とにより、通常のｐｕｐ）ランジスタで行われる万一バ
メタル構造をとることができる。なお、第６図に示すよ
うにベース上のポリＳｉ膜の一部２３をエミッタ側へ突
出させてエミッタＡｌ！電極Ｅでこれを横５こと釦より
オーバーメタル構造とすることができる。

〔発明の効果〕

製造法としての効果： （１１ＭＯＳＦＥＴとｐｎｐ　？ランジスタとを共存さ
せる半導体装置においては、ＭＯ８ＦＥＴプロセスのポ
リＳｉゲートを利用してセルファライン的にエミッタＱ
コレクタ拡散を行うことができる。

（２）ポリＳｉゲートを使用してイオン打込みを行う場
合、ホトレジストのように「ダレ」Ｏ生じることがなく
、高い寸法精度でベース幅を設定することができる。す
なわちｐｎｐ　）ランジスタのベース幅はＭＯＳＦＥＴ
のチャネル部の寸法精度２〜３μｍが可能となり、歩留
が向上する。

装置としての効果 （１）　　ポリＳＥＷ！を用いてオーバメタル構造とす
ることにより、従来のようにＡ　ｌ　［ｆ、を用いてオ
ーバメタルを形成する必要がな（なりコレクタ電極とエ
ミッタ電極との間に第１層ＡＪ配線を別に設けることの
できるスペースの余裕ができる。

以上本発明者によってなされた発明を実施例にもとづき
具代的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で程々変更可
能であることはいうまでもな〜λ。

たとえば、ＭＯＳＦＥＴのゲートやｐｎｐ　）ランジス
タのエミッタ・コレクタの拡散のマスクとするポ１Ｊｓ
ｊｊｌｌＫ代ってＭｏ−Ｓｉ積層膜を使用することがで
きる。

〔利珀分野〕

本考案は横形ｐｎｐ）ランジスタを組込んだバイポーラ
Ｃ−ＭＯ８−ＬＳ１．Ｃ−ＭＯ８ＬＳＩＫ適用した場合
きわめて有効である。

【図面の簡単な説明】

第１図乃至第４図は本発明の一実施例を示すものであっ
て、このうち第１図、第２図及び第４図はバイポーラＭ
Ｏ８半導体装置の製造プロセスの要部工程断面図、第３
図は第４図忙対応する平面図である、 第５図は本発明の他の一実施例を示す半導体装置の断面
図、 第６図は第５図に対応する平面図である。 第７図は従来の横形ｐｎｐ）う、ンジスタの製造プロセ
スの一部工程断面図である。 １１・・・ｎ−型Ｓｉ基体（層）、１２・・・フィール
ド酸化膜、１３・・・ゲート酸化膜、１４ａ・・・ポリ
Ｓｉゲート、１４ｂ・・・ポリＳｉマスク、１５ａ・・
・ソースル型層、１５ｂ・・・ドレインｐ型層、１５ｃ
・・・エミッタｐ型膚、１５ｄ・・・コレフタル型層、
１６−ＰＳＧ膜、１７　ａ、　　１７　ｂｅ　　１７　
ｃ、１８ａ。 １８ｂ・・・ＡＩ配線、１９．２０．２１．２２・・・
コンタクトホール。

Claims (1)

1. 【特許請求の範囲】 １、第１導電型半導体基体をベースとして、その表面に
   第２導電型層からなるエミッタ及びコレクタが横方向に
   並べて形成された横形トランジスタを有する半導体装置
   であって、上記エミッタとコレクタとの間に挾まれた半
   導体基体上に多結晶半導体膜が形成され、上記エミッタ
   及びコレクタはこの多結晶半導体膜によってその位置が
   規定されていることを特徴とする半導体装置。 ２、上記多結晶半導体膜は上記エミッタの電極と接続さ
   れている特許請求の範囲第１項に記載の半導体装置。 ３、ｎ型シリコン基体の表面に薄い酸化膜を介して多結
   晶シリコン層又は多結晶シリコンに金属を重ねた層から
   なるゲートを形成し、上記多結晶シリコン等のゲートを
   マスクに自己整合的に基体表面にｐ型拡散層を形成して
   、その一方ではＭＯＳＦＥＴのソース・ドレインを、他
   方では横形ｐｎｐトランジスタのエミッタ、コレクタを
   構成することを特徴とする半導体装置の製造法。