JPS637465B2 - - Google Patents
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- JPS637465B2 JPS637465B2 JP56067994A JP6799481A JPS637465B2 JP S637465 B2 JPS637465 B2 JP S637465B2 JP 56067994 A JP56067994 A JP 56067994A JP 6799481 A JP6799481 A JP 6799481A JP S637465 B2 JPS637465 B2 JP S637465B2
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- wiring
- metal
- semiconductor
- polysilicon
- connection
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- 239000004065 semiconductor Substances 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 21
- 229920005591 polysilicon Polymers 0.000 description 21
- 238000000034 method Methods 0.000 description 16
- 230000010354 integration Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Description
【発明の詳細な説明】
本発明は、半導体装置の配線構造に関する。特
に半導体装置の高密度化のための配線方法に関す
る。半導体装置は近年増々多機能化、高集積化が
進み、多方面で利用され需用が増加し、そして半
導体装置に対してさらに多機能化、高集積化が要
求されている。半導体装置の多機能化、高集積化
は、従来より幾つかの方法により行なわれてき
た。
に半導体装置の高密度化のための配線方法に関す
る。半導体装置は近年増々多機能化、高集積化が
進み、多方面で利用され需用が増加し、そして半
導体装置に対してさらに多機能化、高集積化が要
求されている。半導体装置の多機能化、高集積化
は、従来より幾つかの方法により行なわれてき
た。
第一にはチツプサイズを大きくすることであ
る。しかしこの方法はチツプが大型化するにした
がつて歩留りが低下するためチツプの大型化には
限度がある。現在のところ30mm2程度のものが多
い。
る。しかしこの方法はチツプが大型化するにした
がつて歩留りが低下するためチツプの大型化には
限度がある。現在のところ30mm2程度のものが多
い。
第二としては微細化すなわち設計ルールを小さ
くすることによりチツプサイズを小さくするか、
もしくはチツプサイズはそのままでより集積化
し、多機能化するものである。この第二の方法は
その実現のため広く研究され、電子線露光装置や
プラズマあるいはイオンエツチング装置が生まれ
成果を上げているが、この方法は従来の製造技術
をそのまま使用することができずその一部を新し
い技術に変えなければならない。さらに微細化が
進むと全ての工程を全く新しい技術に変える必要
が生じてくる。半導体装置製造工程において新し
い工程を加えたり新技術を導入することは非常に
むずかしく、量産への導入には時間を要する。
くすることによりチツプサイズを小さくするか、
もしくはチツプサイズはそのままでより集積化
し、多機能化するものである。この第二の方法は
その実現のため広く研究され、電子線露光装置や
プラズマあるいはイオンエツチング装置が生まれ
成果を上げているが、この方法は従来の製造技術
をそのまま使用することができずその一部を新し
い技術に変えなければならない。さらに微細化が
進むと全ての工程を全く新しい技術に変える必要
が生じてくる。半導体装置製造工程において新し
い工程を加えたり新技術を導入することは非常に
むずかしく、量産への導入には時間を要する。
このため現在の技術がそのまま使える方法も微
細化技術とともに開発していくことが重要であ
る。この第三の方法は、設計上あるいは素子の構
造上から集積度の向上をはかるものである。現在
半導体集積回路装置はMOSICに代表されるよう
に二次元的配置になつている。そこで素子部と配
線部を分離し、絶縁膜をはさんで素子部上方に配
線を行う方法がとられる。たとえばシリコン基板
上にシリコン酸化膜をかいしてポリシリコンから
なるゲートが配線され、さらにその上層に絶縁膜
をかいしてポリシリコンで第二の配線をし、そし
てさらにその上層に絶縁膜をかいしてメタル配線
がなされる。したがつてこの方法により配線が占
めていた面積分だけチツプサイズを小さくするこ
とが出き、しかも従来の技術はそのままつかえ
る。
細化技術とともに開発していくことが重要であ
る。この第三の方法は、設計上あるいは素子の構
造上から集積度の向上をはかるものである。現在
半導体集積回路装置はMOSICに代表されるよう
に二次元的配置になつている。そこで素子部と配
線部を分離し、絶縁膜をはさんで素子部上方に配
線を行う方法がとられる。たとえばシリコン基板
上にシリコン酸化膜をかいしてポリシリコンから
なるゲートが配線され、さらにその上層に絶縁膜
をかいしてポリシリコンで第二の配線をし、そし
てさらにその上層に絶縁膜をかいしてメタル配線
がなされる。したがつてこの方法により配線が占
めていた面積分だけチツプサイズを小さくするこ
とが出き、しかも従来の技術はそのままつかえ
る。
ところでＣ−MOSIC（Complimentary−Metal
−Oxide−Semicondactor−Integrated−
Circuit）の場合、Ｐチヤンネルトランジスタ
（Ｐ ch）とＮチヤンネルトランジスタ（Ｎ
ch）から成つているため、Ｐ ch側のポリシリ
コンゲートはＰ型に、またＮ ch側のポリシリ
コンゲートはＮ型になる。故にＰ ch側のゲー
トとＮ ch側のゲートとの接続部にはPN接合が
出きるため電気的接続がとれない。上記電気的接
続をとるため第１図ａ，ｂに示すようにＰ ch
側のポリシリコンゲート１とＮ ch側のポリシ
リコンゲート２を分離しておいて、メタル配線５
で電気接続する方法（第１図ａ）やゲート配線は
接続されているがＰ型のポリシリコンゲート部１
とＮ型のポリシリコンゲート部２からなりその境
界のPN接合をコンタクト４を通してメタル５に
より電気接続する方法がある。３…コンタクト。
しかし上記の方法ではＰ型ポリシリコンとＮ型ポ
リシリコンとの接続のための面積必要とし、Ｃ−
MOSICのように多くの素子が組み込まれる場合、
この接続のための面積は無視できなくなる。
−Oxide−Semicondactor−Integrated−
Circuit）の場合、Ｐチヤンネルトランジスタ
（Ｐ ch）とＮチヤンネルトランジスタ（Ｎ
ch）から成つているため、Ｐ ch側のポリシリ
コンゲートはＰ型に、またＮ ch側のポリシリ
コンゲートはＮ型になる。故にＰ ch側のゲー
トとＮ ch側のゲートとの接続部にはPN接合が
出きるため電気的接続がとれない。上記電気的接
続をとるため第１図ａ，ｂに示すようにＰ ch
側のポリシリコンゲート１とＮ ch側のポリシ
リコンゲート２を分離しておいて、メタル配線５
で電気接続する方法（第１図ａ）やゲート配線は
接続されているがＰ型のポリシリコンゲート部１
とＮ型のポリシリコンゲート部２からなりその境
界のPN接合をコンタクト４を通してメタル５に
より電気接続する方法がある。３…コンタクト。
しかし上記の方法ではＰ型ポリシリコンとＮ型ポ
リシリコンとの接続のための面積必要とし、Ｃ−
MOSICのように多くの素子が組み込まれる場合、
この接続のための面積は無視できなくなる。
その他シリコン基板とポリシリコンとを直接接
続をとる場合や一層目ポリシリコン配線と二層目
ポリシリコン配線との接続の場合にも、異なる導
電型の半導体の接続であれば上記と同様の問題が
生ずる。
続をとる場合や一層目ポリシリコン配線と二層目
ポリシリコン配線との接続の場合にも、異なる導
電型の半導体の接続であれば上記と同様の問題が
生ずる。
本発明の目的はかかる欠点を除去し、半導体集
積回路装置の集積度を向上せしめることにある。
積回路装置の集積度を向上せしめることにある。
本発明は多層配線における配線の接続のための
面積を小さくすることにより半導体集積回路装置
の集積度を向上せしめるものである。
面積を小さくすることにより半導体集積回路装置
の集積度を向上せしめるものである。
半導体装置でよく用いられる半導体とメタルの
オーミツク接続は、メタルに応じた高温処理（た
とえばAlの場合300〜500℃）することによりお
こなわれる。このときメタル中に半導体が侵入す
ると同時に半導体中にメタルが侵入する。第２図
は半導体２１中にメタル２２が侵入した状態を示
めす。
オーミツク接続は、メタルに応じた高温処理（た
とえばAlの場合300〜500℃）することによりお
こなわれる。このときメタル中に半導体が侵入す
ると同時に半導体中にメタルが侵入する。第２図
は半導体２１中にメタル２２が侵入した状態を示
めす。
本発明は上記半導体中へのメタルの侵入を利用
して導電型の異なる複数のポリシリコン配線もし
くはシリコン基板との接続を可能ならしめ、半導
体集積回路装置の集積度を向上せしめんとするも
のである。
して導電型の異なる複数のポリシリコン配線もし
くはシリコン基板との接続を可能ならしめ、半導
体集積回路装置の集積度を向上せしめんとするも
のである。
第３図及び第４図に本発明の２つの例を示す。
第３図は導電型の異なるポリシリコン配線３１
及び３２の接続を示す。第３図ａは平面図、第３
図ｂは断面図を示す。導電型の異なるポリシリコ
ン配線３１及び３２は接触しているが、PN接合
のためオーミツク接続されない。そこでメタル
（Alなど）３３を上層に接触させ熱処理を行うこ
とにより二つのポリシリコン配線３１，３２にメ
タルを侵入せしめ、メタルの侵入によるスパイク
３４を通してポリシリコン配線３１とポリシリコ
ン配線３２をオーミツク接続せしめる。ポリシリ
コン配線３１と３２の間の絶縁膜の有無は本質で
ないので略した。３５…コンタクトホール。本発
明により接続のために占められる面積は従来の方
法と比べ半分以下となる。
及び３２の接続を示す。第３図ａは平面図、第３
図ｂは断面図を示す。導電型の異なるポリシリコ
ン配線３１及び３２は接触しているが、PN接合
のためオーミツク接続されない。そこでメタル
（Alなど）３３を上層に接触させ熱処理を行うこ
とにより二つのポリシリコン配線３１，３２にメ
タルを侵入せしめ、メタルの侵入によるスパイク
３４を通してポリシリコン配線３１とポリシリコ
ン配線３２をオーミツク接続せしめる。ポリシリ
コン配線３１と３２の間の絶縁膜の有無は本質で
ないので略した。３５…コンタクトホール。本発
明により接続のために占められる面積は従来の方
法と比べ半分以下となる。
第４図は基板上の拡散層４１と拡散層４１と異
なる導電型のポリシリコン配線４２の接続を示
す。第４図ａは平面図、第４図ｂは断面図であ
る。シリコン基板上に形成された拡散層４１と拡
散層４１と接して拡散層４１と異なる導電型のポ
リシリコン配線４２をメタル４３の侵入によるス
パイク４４によりオーミツク接続せしめたもので
あり、本発明により従来の方法と比べ、接続に占
める面積を半分以下にすることが可能となる。以
上の説明において導電型の異なる半導体の接続に
ついてのみ説明したが同一導電型の半導体の接続
に対しても本発明は別の効果を有する。すなわち
同一導電型の半導体を接続する場合、接続界面が
クリーンな場合は問題とならないが少しでもよご
れている場合、その接続は不安定なものとなる。
しかしこのような場合においても本発明を用いる
ことにより安定してオーミツク接続することが可
能となる。
なる導電型のポリシリコン配線４２の接続を示
す。第４図ａは平面図、第４図ｂは断面図であ
る。シリコン基板上に形成された拡散層４１と拡
散層４１と接して拡散層４１と異なる導電型のポ
リシリコン配線４２をメタル４３の侵入によるス
パイク４４によりオーミツク接続せしめたもので
あり、本発明により従来の方法と比べ、接続に占
める面積を半分以下にすることが可能となる。以
上の説明において導電型の異なる半導体の接続に
ついてのみ説明したが同一導電型の半導体の接続
に対しても本発明は別の効果を有する。すなわち
同一導電型の半導体を接続する場合、接続界面が
クリーンな場合は問題とならないが少しでもよご
れている場合、その接続は不安定なものとなる。
しかしこのような場合においても本発明を用いる
ことにより安定してオーミツク接続することが可
能となる。
以上本発明によれば半導体集積回路装置の集積
化の防げとなつていた異なる導電型の半導体間の
接続に占められる面積を金属のスパイクを用いて
非常に小さくすることができ、これにより半導体
集積回路装置の集積度を向上させることが出き
る。
化の防げとなつていた異なる導電型の半導体間の
接続に占められる面積を金属のスパイクを用いて
非常に小さくすることができ、これにより半導体
集積回路装置の集積度を向上させることが出き
る。
第１図ａ，ｂは従来のPN接合部の接続方法。
第２図はメタル−半導体のオーミツク接続部の断
面図。第３図ａ，ｂは本発明による半導体配線間
のPN接合部の接続方法を示す。第４図ａ，ｂは
本発明による半導体基板と半導体配線間のPN接
合の接続方向を示す。 ３１，３２，４２……半導体配線、４１……拡
散層、３３，４３……メタル、３４，４４……メ
タルスパイク。
第２図はメタル−半導体のオーミツク接続部の断
面図。第３図ａ，ｂは本発明による半導体配線間
のPN接合部の接続方法を示す。第４図ａ，ｂは
本発明による半導体基板と半導体配線間のPN接
合の接続方向を示す。 ３１，３２，４２……半導体配線、４１……拡
散層、３３，４３……メタル、３４，４４……メ
タルスパイク。
Claims (1)
- １ 基板上に形成された第１導電型の半導体また
は前記基板表面に形成された第１導電型の拡散層
からなる第１配線層、前記基板上に形成され、か
つ前記第１配線層と一部重なることにより接触す
る接触部をもつ第２導電型の半導体からなる第２
配線層、前記接触部上の前記第２配線層上に前記
第２配線層と接して設けられた金属、前記接触部
上の前記第２配線層を突き抜け、かつ前記接触部
下の前記第１配線層に達する前記金属のスパイク
を有することを特徴とする半導体装置の配線構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6799481A JPS57183051A (en) | 1981-05-06 | 1981-05-06 | Wiring in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6799481A JPS57183051A (en) | 1981-05-06 | 1981-05-06 | Wiring in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57183051A JPS57183051A (en) | 1982-11-11 |
| JPS637465B2 true JPS637465B2 (ja) | 1988-02-17 |
Family
ID=13361021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6799481A Granted JPS57183051A (en) | 1981-05-06 | 1981-05-06 | Wiring in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57183051A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53115187A (en) * | 1977-03-18 | 1978-10-07 | Toshiba Corp | Semiconductor device |
| JPS5419382A (en) * | 1977-07-14 | 1979-02-14 | Nec Corp | Semiconductor device |
-
1981
- 1981-05-06 JP JP6799481A patent/JPS57183051A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53115187A (en) * | 1977-03-18 | 1978-10-07 | Toshiba Corp | Semiconductor device |
| JPS5419382A (en) * | 1977-07-14 | 1979-02-14 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57183051A (en) | 1982-11-11 |
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