KR0169471B1 - 바이폴라 범프 트랜지스터 및 그 제조 방법 - Google Patents

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호르스트 에프. 예니쉬, 볼프강자우어
도이치 아이티티 인더스트리스 게젤샤프트 미트 베쉬 랭크터 하프퉁
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Abstract

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Description

바이폴라 범프 트랜지스터 및 그 제조 방법
제1도는 본 발명에 따른 바이폴라 범프 트랜지스터의 평면도.
제2도는 제1도의 선 A-A를 따라 절취한 단면도.
제3도 내지 제6도는 제2도에 도시된 트랜지스터의 제조 공정을 개략적으로 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 4 : 콜렉터 영역
6 : 절연층 7 : 베이스 영역
8 : 에미터 영역 9 : 금속층
10 : 포토 레지스트층 11, 12, 13 : 접촉 범프
91, 92, 93 : 금속층
본 발명은 바이폴라 범프 트랜지스터(bipolar bump transistor)와 그 트랜지스터 제조 방법에 관한 것이다.
기계적 응력으로 인한 정전기적 이유와 단자 접촉으로 인한 전기적 이유 때문에 트랜지스터 및 기타 반도체 장치는 제조 공정의 과정에서 리이드 프레임에 부착된다. 이러한 것은 통상적으로 접착 본딩 공정, 납땜 공정 또는 합금 공정으로 행하여진다. 반도체 장치를 포함한 실리콘 칩의 주표면들 중 하나의 표면, 즉 백 표면(back surface)은 리이드 프레임의 리이드들 중 하나의 리이드의 넓은 표면에 부착된다. 보다 양호한 전기적 접촉 또는 열 전달을 행하기 위해서 백 표면은 금속화되는데, 이 금속화 공정은 집적 회로와 단일 트랜지스터에 적용된다. 단일 트랜지스터의 경우에 있어서, 백 표면은 통상적으로 콜렉터 접점으로 되고 베이스와 에미터는 통상적으로 와이어 본딩에 의해 관련된 외부 리이드에 연결된다.
상기 기술된 방법은 여러 가지 단점을 가진다. 예컨대, 실리콘 칩의 백 표면은 편편한 표면을 얻기 위해 금속화되기 이전에 에칭 또는 연마되어야 하고, 또 개개의 본딩 와이어로 관련된 외부 리이드와 복수의 칩을 연결하는데 많은 시간과 비용이 든다. 공지된 바와 같이, 조립하는데 드는 비용은 완성된 반도체 장치의 총비용중 대부분을 차지하게 된다.
그러므로, 와이어 본딩 작업을 피하고 장착 및 본딩 작업을 자동화하기 위한 많은 방법이 연구되어 왔다. 이러한 방법을 대표하는 3종류가 I. Ruge, Halbleitertachnologie, Springer-Verlag Berlin, 1975에 기술되어 있다.
플립-칩 본딩 기술(flip-chip bonding technique)에 있어서, 반도체 칩의 엣지에서의 본딩 패드는 접촉 범프가 돌출 되도록 처리된다. 칩은 정합 리이드 패턴이 형성된 리이드 프레임에 직접 부착되고 접촉 측면은 아래 방향에 배치된다.
또다른 방법으로는 소위 빔 리이드 기술(beam-lead technique)을 들 수 있다. 이 기술에서 다른 조립 기술과는 달리 칩의 엣지에서의 본딩 패드에 접속되는 리이드는 칩을 리이드 프레임에 부착시키기 위한 기계적인 장착부로서의 역할을 한다. 이 방법은 빔 리이드의 제조시 여러 단계를 필요로 하기 때문에 비교적 복잡하고 비용이 많이 든다.
세 번째 방법으로는 소위 스피더 본딩 기술(spider-bonding technique)을 들 수 있다. 이 기술은 빔 리이드 기술과 유사하게 리이드 또는 전극이 칩과 독립적으로 형성된다. 리이드 프레임(스피더)은 칩상의 본딩 패드에 직접 결합된다.
전술한 3종류의 방법은 모두 오직 집적 회로와 함께 사용되지만 전자의 두 방법은 매우 복잡하고 비용이 많이 들기 때문에 개개의 반도체 장치와 트랜지스터의 경우에 있어서 종래의 본딩 기술 이상의 이점을 제공하지 못한다. 이런 이유와 트랜지스터의 통상적인 구조 때문에, 검증된 와이어 본딩 기술이 아직까지 광범위하게 사용되고 있다.
본 발명은 저 비용의 조립 기술에 적합하고, 예를 들면 포화 및 고전류 작용과 같은 중요한 전기적 파라미터의 제어를 가능하게 하는 트랜지스터를 제공한다. 본 발명은 또한 이러한 트랜지스터를 제조하는 방법을 제공한다.
본 발명은 그 자체의 문제점을 해결하고, 특히 에미터 접촉 범프를 통해 열이 직접 제거되기 때문에 매우 양호한 열 소산 특성을 나타내는 트랜지스터를 제공하는 것에 장점이 있다. 또다른 장점은 금속 접점의 자체 정렬이 가능하고 웨이퍼 백 표면을 연마 또는 에칭하거나 금속화할 필요가 없으며, 접촉 범프를 형성하는 통상적인 방법과 비교했을 때 포토 에칭 공정 단계를 제거하며, 트랜지스터의 소망의 전기적인 특성에 적합하도록 에미터 및 베이스 엣지 길이를 가질 수 있다는 점에 있다.
본 발명은 이하 첨부한 도면을 참고해서 더욱 상세히 설명된다.
제1도는 본 발명에 따른 바이폴라 범프 트랜지스터의 평면도로서, 트랜지스터의 제1주표면의 대부분을 덮고, 제1도에서 도시 생략된 콜렉터 영역(4)이 아래에 배치되는 금속층(91)이 도시되어 있다. 이 금속층(91)은 하나의 개구를 가지며, 이 개구에는 2개의 금속층(92, 93)이 정렬되어 있다. 3개의 금속층(91, 92, 93)은 모두 절연층(6), 예를 들면 이산화규소층에 의해 서로 분리되어 있다. 본 발명의 범위 내에서 질화 규소와 같은 다른 절연 물질을 사용하는 것도 가능하다. 금속층(93)은 경계선이 점선 71로 표시된 베이스 영역(7)(제1도에는 도시 생략)의 일부분을 덮는다. 이어서, 베이스 영역(7)은 경계선이 점선 81로 표시된 에미터 영역(8)(제1도에는 도시 생략)을 포함한다. 에미터 영역(8)은 금속층(92)으로 대부분 덮혀진다. 금속층(91, 92, 93)은 아래에 배치되어 있는 각각의 활성 영역에 결합된 접촉 범프, 즉 콜렉터 영역에 대한 접촉 범프(11), 에미터 영역에 대한 접촉 범프(12) 및 베이스 영역에 대한 접촉 범프(13)를 각각 지지한다. 제1도에서 알 수 있듯이, 에미터 영역과 베이스 영역은 콜렉터 영역에 의해 완전히 포위되어 있고, 에미터와 베이스 영역은 그 엣지 라인의 길이를 증가시키도록 맞물려 배치되어 있다.
제2도는 제1도의 선 A-A를 따라 절취한 단면도로서, 높은 농도로 도핑된 n++형 전도성의 하부층(2)과, n++형 전도성의 하부층(2) 보다 낮은 농도로 도핑된 동일한 전도성 형태의 상부층(3)으로 구성된 기판(1)이 도시되어 있다. 기판(1)에 있어서, 기판과 동일한 전도성의 영역, 즉 n+형 전도성의 콜렉터 영역(4)은 기판의 중앙 영역을 비도핑 상태로 남기면서 기판의 상부 측면(31)(제1주표면)으로부터 형성된다. 콜렉터 영역(4)은 하부층(2)까지 연장한다. p형 전도성의 베이스 영역(7)은 상부 측면(31)으로부터 중앙의 비도핑 영역 내로 연장하고 상부 측면(31)으로부터 형성되는 n+형 전도성의 에미터 영역(8)을 내포한다. 콜렉터 영역(4)의 더 높은 농도로 도핑된 표면층(41)은 접촉 범프(11)를 지지하는 금속층(91)으로 덮여진다. 이와 마찬가지로, 에미터 영역(8)은 접촉 범프(12)를 지지하는 금속층(92)으로 덮여지고 베이스 영역(7)은 접촉 범프(13)를 지지하는 금속층(93)으로 덮여진다. 각 금속층(91, 92, 39)의 사이에는 이산화규소층(6)이 배치된다.
이러한 트랜지스터의 제조를 제3도 내지 제6도에 예시된 처리 단계를 참고하여 설명한다.
높은 농도로 도핑된 n++형 전도성의 하부층(2)과, 이보다 더 낮은 농도로 도핑된 n형 전도성의 상부층(3)으로 구성된 n형 기판(1)의 상부 측면(31)에 공지의 방법으로 이산화규소층(6)이 증착된다. 콜렉터 영역(4)이 형성될 영역상의 이산화규소층(6)은 통상의 포토 에칭 기법을 사용하여 제거된다. 이렇게 하여 얻어진 개구를 통해 n+형 콜렉터 영역(4)이 확산 처리 또는 이온 주입 처리를 행한 다음 활성화(drive-in) 처리, 예를 들면 이온 처리를 행하는 통상의 방법으로 형성된다. 이 콜렉터 영역은 하부층(2)까지 연장하고 당분간 비도핑 상태로 잔류하는 중앙 부분과 경계를 이룬다. 이와 동시에 상부 측면(31)상의 이산화규소층(6)은 산화 공정에 의해 다시 밀폐된다(제3도).
이어서, 이산화규소층(6)은 중앙부에 베이스 영역을 형성하기 위해 개구가 형설될 필요가 있는 제2포토 에칭 공정에 의해 제거되고, 이 개구를 통해 베이스 영역이 p형 도핑제를 유입(확산 또는 이온 주입)시킴으로써 형성된다. 여기에서, 이산화규소층(6)내의 개구는 산화 공정에 의한 온도 처리로 다시 밀폐된다(제4도).
다음에, 제3포토 에칭 공정에 의해 베이스 영역을 덮는 이산화규소층(6)의 일부분이 에미터 영역에서 제거됨과 동시에, 콜렉터 영역(4)의 표면 영역이 노출된다. n형 에미터 영역(8)을 형성하기 위해 도핑제를 유입(확산 또는 이온 주입)시킴과 동시에, 에미터 영역(8)과 동일한 침투 깊이를 갖는 더 높은 농도로 도핑된 표면층이 콜렉터 영역(4)에 형성된다. 이 표면층(41)은 증착될 접촉부에 대하여 특히 저저항성 접속을 제공한다.
다음에, 제4포토 에칭 공정에 의해 베이스 영역(7)을 위한 접촉창(contact windows)이 이산화규소층(6)에서 개방된다. 이렇게 하여, 제5도에 도시된 구조가 형성된다.
그 후 반도체 장치의 전체 표면은 금속층(9), 바람직하게는 팔라듐으로 덮여지며, 금속층(9)은 다시 포토 레지스트층(10)으로 도포된다. 포토 레지스트층(10)에서는 접촉 범프를 형성하기 위해 필요한 홀이 제5포토 에칭 공정에서 형성되고 그 후 접촉 범프(11, 12, 13)가 콜렉터 영역(4), 에미터 영역(8) 및 베이스 영역(7) 상에 각각 도금된다. 접촉 범프의 물질로는 은이 바람직하며, 납땜 처리를 돕기 위해 금도금될 수도 있다.
포토 레지스트층을 제거한 후, 부착성이 약한 금속을 이산화규소층으로부터 제거하면 제2도에 도시된 완성된 장치의 구조가 형성된다. 완성된 장치는 손상 및 오염으로부터 보호하기 위해 폴리이미드의 패시베이션층으로 덮여질 수 있다.

Claims (9)

  1. 높은 농도로 도핑된 하부층(2) 및 이 하부층 보다 낮은 농도로 도핑된 상부층(3)으로 구성된 제1전도성 형태의 기판(1)과; 상기 상부층(3)의 표면(31)으로부터 상기 하부층(2)으로 연장하여 경계를 형성하는 높은 농도로 도핑된 제1전도성 형태의 콜렉터 영역(4)과; 상기 상부층(3)에서 상기 경계 내에 포함되며 상기 콜렉터 영역(4)과 분리되게 형성된 제2전도성 형태의 베이스 영역(7)과; 상기 베이스 영역(7) 내에 포함되어 있는 제1전도성 형태의 에미터 영역(8)과; 상기 표면(31) 상에서 상기 콜렉터 영역(4), 상기 에미터 영역(8) 및 상기 베이스 영역(7)을 부분적으로 덮고 있고 절연층(6)에 의해 분리되는 금속층(91, 92, 93)과; 상기 콜렉터 영역(4), 상기 에미터 영역(8) 및 상기 베이스 영역(7)상의 금속층(91, 92, 93) 상에 배치된 접촉 범프(11, 12, 13)를 구비하는 것을 특징으로 하는 바이폴라 범프 트랜지스터.
  2. 제1항에 있어서, 상기 절연층(6)은 이산화규소로 구성되는 것을 특징으로 하는 바이폴라 범프 트랜지스터.
  3. 제1항 또는 제2항에 있어서, 상기 금속층(91, 92, 93)은 팔라듐으로 구성되는 것을 특징으로 하는 바이폴라 범프 트랜지스터.
  4. 제1항 또는 제2항에 있어서, 상기 에미터 및 베이스 영역(7, 8)은 맞물리게 배치되는 것을 특징으로 하는 바이폴라 범프 트랜지스터.
  5. 제3항에 있어서, 상기 에미터 및 베이스 영역(7, 8)은 맞물리게 배치되는 것을 특징으로 하는 바이폴라 범프 트랜지스터.
  6. a) 높은 농도로 도핑된 하부층(2) 및 이 하부층 보다 낮은 농도로 도핑된 상부층(3)으로 구성된 제1전도성 형태의 기판(1)을 제공하는 단계와; b) 상기 기판(1)과 표면(31) 상에 이산화규소층(6)을 증착하고 콜렉터 영역(4)을 형성하는 부분의 상기 이산화규소층(6)을 제1포토 에칭 공정에서 제거하는 단계와; c) 상기 콜렉터 영역(4)을 형성하기 위해 제1전도성 형태의 도핑제를 유입시킴과 동시에 피복 절연층(6)을 다시 형성하는 단계와; d) 제2포토 에칭 공정에서 베이스 영역 내에 홀을 개방하고 제2전도성 형태의 도핑제를 유입시키며 이와 동시에 상기 피복 절연층(6)을 다시 형성하는 단계와; e) 제3포토 에칭 공정에서 에미터 영역 내에 홀을 개방하고 이와 동시에 콜렉터 영역의 표면 영역을 다시 노출시키는 단계와; f) 상기 에미터 영역(8)을 형성하기 위해 제1전도성 형태의 도핑제를 유입시키고 이와 동시에 콜렉터 영역(4)의 표면 영역(41)의 도핑제 농도를 증가시키는 단계와; g) 제4포토 에칭 공정에서 베이스 영역(7)을 위한 접촉창을 개방하는 단계와; h) 금속층(9)을 증착하는 단계와; i) 금속층(9) 상에 포토 레지스트층(10)을 도포하고 접촉 범프용 홀을 형성하기 위해 제5포토 에칭 공정에서 상기 포토 레지스트층(10)을 패터닝하는 단계와; j) 상기 포토 레지스트층(10)내의 홀에 접촉 범프(11, 12, 13)를 성장시키는 단계와; k) 상기 포토 레지스트층(10)과 상기 금속층(9)의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 특허 청구 범위 제1항 기재의 트랜지스터 제조 방법.
  7. 제6항에 있어서, 상기 도핑제는 이온 주입 및 그 다음의 활성화 처리에 의해 유입되는 것을 특징으로 하는 트랜지스터 제조 방법.
  8. 제6항에 있어서, 상기 도핑제는 확산에 의해 유입되는 것을 특징으로 하는 트랜지스터 제조 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서, 상기 절연층(6)은 이산화규소로 구성되는 것을 특징으로 하는 트랜지스터 제조 방법.
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