NL8600021A - Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een halfgeleiderlichaam een metallisatie met een dikke aansluitelektrode wordt aangebracht. - Google Patents

Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een halfgeleiderlichaam een metallisatie met een dikke aansluitelektrode wordt aangebracht. Download PDF

Info

Publication number
NL8600021A
NL8600021A NL8600021A NL8600021A NL8600021A NL 8600021 A NL8600021 A NL 8600021A NL 8600021 A NL8600021 A NL 8600021A NL 8600021 A NL8600021 A NL 8600021A NL 8600021 A NL8600021 A NL 8600021A
Authority
NL
Netherlands
Prior art keywords
metal layer
layer
metallization
metal
semiconductor device
Prior art date
Application number
NL8600021A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8600021A priority Critical patent/NL8600021A/nl
Priority to DE8686202347T priority patent/DE3678135D1/de
Priority to EP86202347A priority patent/EP0229426B1/en
Priority to JP62000071A priority patent/JPS62160763A/ja
Priority to US07/001,067 priority patent/US4789647A/en
Priority to CA000526962A priority patent/CA1271270A/en
Publication of NL8600021A publication Critical patent/NL8600021A/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12035—Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Description

« ft: ^ PHN 11.602 1 N.V. Philips* Gloeilampenfabrieken te Eindhoven.
Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een halfgeleiderlichaam een metallisatie met een dikke aansluitelek-trode wordt aangebracht.
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam waarvan een oppervlak is voorzien van een metallisatie met een dikke aansluitelektrode en een isolerende laag die de metallisatie behalve 5 ter plaatse van de aansluitelektrode bedekt, waarbij door etsen de metallisatie in een eerste en de aansluitelektrode in een tweede metaallaag worden gevormd waarbij tussen deze metaallagen een derde metaal-laag wordt aangebracht die als etsstop kan dienen tijdens de vorming van de aansluitelektrode.
M Een dergelijke werkwijze is in het bijzonder geschikt voor het vervaardigen van halfgeleiderinrichtingen waarvan het halfgeleiderlichaam binnen een aangesmolten glasomhulling tussen twee elektrodes is geklemd. Een van deze elektrodes maakt daarbij kontakt met de op het oppervlak aanwezige aansluitelektrode, terwijl de andere elektrode kon-^ takt maakt met de van dit oppervlak afgekeerde zijde van het halfgeleiderlichaam.
Uit de Duitse octrooiaanvrage Nr. 24 28 373 is een werkwijze van de in de aanhef genoemde soort bekend, waarbij, na het aanbrengen van de eerste metaallaag op het oppervlak van het halfgeleiderlichaam ^ en het daarin vormen van de metallisatie, een laag isolerend materiaal over het gehele oppervlak wordt gedeponeerd. Daar waar de metallisatie moet worden voorzien van de dikke aansluitelektrode wordt een venster in dé isolerende laag geëtst, waarna over het gehele oppervlak achtereenvolgens de derde en de tweede metaallaag worden aangebracht. In deze ne dubbele metaallaag wordt de aansluitelektrode gevormd.
De beschreven bekende werkwijze heeft als bezwaar, dat voor de uitvoering ervan relatief veel processtappen vereist zijn. Het blijkt bovendien, dat de hechting tussen metallisatie en aansluitelektrode soms te wensen overlaat.
Met de uitvinding wordt onder meer beoogd een werkwijze te verschaffen waarmee het mogelijk is om een halfgeleiderinrichting met een halfgeleiderlichaam dat is voorzien van een metallisatie met een o ‘j υ sj l i 30 ' !P» PHN 11.602 2 dikke aansluitelektrode te vervaardigen met een relatief gering aantal processtappen, waarbij de hechting tussen metallisatie en aansluitelektrode optimaal is.
Daartoe heeft de in de aanhef genoemde werkwijze, volgens de 5 uitvinding, als kenmerk, dat tijdens een enkele depositiestap achtereenvolgens de eerste, de derde en de tweede metaallaag op het oppervlak van het halfgeleiderlichaam worden aangebracht, waarna eerst de aansluitelektrode en vervolgens de metallisatie wordt gevormd en waarna de isolerende laag wordt aangebracht waarin ter plaatse van de aansluite-^ lektrode een venster wordt geëtst. Omdat de derde en tweede metaallaag in dezelfde depositiestap als de eerste metaallaag zijn aangebracht is vermeden dat tussen de metaallagen oxidesof resten van etsmiddelen aanwezig zijn. De hechting tussen de lagen is optimaal.
Het aantal processtappen is door de uitvinding wezenlijk be-15 perkt, omdat alle metaallagen - te weten achtereenvolgens de eerste, de derde en de tweede - in een enkele depositiestap worden aangebracht. Op deze lagen wordt vervolgens een eerste etsmasker aangebracht waarna onbedekte lagen van de tweede metaallaag tot op de derde metaallaag worden weggeëtst. De derde laag dient hierbij als etsstap bij het etsen 20 van de tweede laag. Daarna wordt een tweede etsmasker aangebracht waarna onbedekte delen van de derde en eerste metaallaag worden weggeëtst. Tenslotte wordt de isolerende laag aangebracht waarin ter plaatse van de aansluitelektrode een venster wordt geëtst.
Bij de vorming van metallisatie en aansluitelektrode wordt 25 eerst de aansluitelektrode gevormd en daarna het overige deel van de metallisatie. Dit heeft het voordeel dat het etsen van dat overige deel van de metallisatie plaatsvindt in een relatie dunne metaallaag (in de praktijk 3 a 6 jam). Hierdoor kunnen in dat deel van de metallisatie fijne details worden gerealiseerd. Zou het patroon van de gehele metal-30 lisatie eerst gevormd worden in alle lagen dan zou omdat de tweede laag relatief dik is (in de praktijk 30 a 60 jam) de realisatie van fijne details erg moeilijk zijn.
De uitvinding wordt in het navolgende, bij wijze van voorbeeld, nader toegelicht aan de hand van een tekening. Hierin tonen:
Fig. 1 schematisch een bovenaanzicht van een halfgeleiderinrichting vervaardigd met behulp van de werkwijze volgens de uitvinding, Fig. 2 een schematische doorsnede van de inrichting volgens ^ Λ
.) *'J -5^ -ia J
35 ΡΗΝ 11.602 3 ? -Λ figuur 1 langs de lijn II-II,
Fig. 3 schematisch een glasomhulling met daarin een halfgeleider inrichting van het type zoals getoond in de figuren 1 en 2 en
Figuren 4,5 en 6 schematisch achtereenvolgende stadia van 5 vervaardiging van de halfgeleiderinrichting volgens de figuren 1 en 2 met behulp van de werkwijze volgens de uitvinding.
De figuren zijn schematisch en niet op schaal getekend, waarbij ter wille van de duidelijkheid, in de dwarsdoorsneden in het bijzonder de afmetingen in dikterichting sterk zijn overdreven. In de fi-10 guren zijn overeenkomstige delen met dezelfde verwijzingscijfers aangeduid.
De werkwijze volgens de uitvinding leent zich in het bijzonder voor de vervaardiging van een halfgeleiderinrichting van een soort zoals getoond in de figuren 1 en 2. Deze halfgeleiderinrichting omvat ^ een halfgeleider lichaam 1 met drie bipolaire transistors met een gemeenschappelijk n-type collectorzone 2 met een doteringsconcentratie van circa 1014 atomen per cc. en een dikte van circa 90 jam. De collector zone 2 is door middel van een n-type zone 3 met een relatief hoge doteringsconcentratie van circa 10^ atomen per cc en een dikte van 20 circa 7 jam met een metalen elektrodelag 4 verbonden. Het halfgeleider-lichaam 1 bevat verder drie p-type basiszönes 5,6 en 7 en een p-type scheidingszone 8 met een dikte van circa 30 jam en een doteringsconcentratie van circa 1018 atomen per cc. Tenslotte bevat het halfgeleider- lichaam 1 drie n-type emitter zones 9,10 en 11 en een aansluitzone 12 25 met een dikte van circa 7 jam en een doteringsconcentratie van circa 1020 atomen per cc. Met de gemeenschappelijke coilectorzone 2 vormen de basiszone 5 en de emitterzone 9 een eerste transistor (5,9), de basiszone 6 en de emitterzone 10 een tweede transistor (6,10) en de basiszone 7 en de emitterzone 11 een derde transistor (7,11).
30
Het oppervlak 13 van het halfgeleiderlichaam 1 is voorzien van een isolerende laag 14 van siliciumoxide en een metallisatie die in dit geval uit vier delen bestaat. Alle delen bestaan uit een grondlaag van titaan en een toplaag van zilver; ter wille van de duidelijkheid zijn de delen echter slechts met een enkel verwijzingscijfer aange-35 duid. Een eerste deel 15 verbindt de kontaktzone 12 (en aldus de gemeenschappelijke coilectorzone 2) met de basis 5 van de eerste transistor (5,9), een tweede deel 16 verbindt de emitter 9 van de eerste tran- *· i
Jv 't PHN 11.602 4 sistor (5,9) met de basis (6) van de tweede transistor (6,10), een derde deel 17 verbindt de emitter 10 van de tweede transistor (6,10) met de basis 7 van de derde transistor (7,11) en het vierde deel 18 verbindt de emitter van de vierde transistor (7,11) met een dikke aan-5 sluitelektrode 19. Deze aansluitelektrode 19 omvat eveneens een grondlaag van titaan en een toplaag van zilver. Het gehele oppervlak 13 van het halfgeleiderlichaam is tenslotte bedekt met een isolerende laag 20 van siliciumnitride die de metallisatie 15,16,17 en 18 behalve ter plaatse van de aansluitelektrode 19 bedekt.
10 Figuur 3 toont schematisch hoe de inrichting zoals getoond in de figuren 1 en 2 in een glasomhulling 30 gemonteerd kan zijn. Het halfgeleiderlichaam 1 wordt daartoe met zijn metalen elektrodelaag 4 en de dikke aansluitelektrode 19 tussen twee elektrodes 31 en 32 opgesteld waarna over het geheel een zachtglazen buisje wordt geschoven. Het ge-heel wordt dan verhit tot een temperatuur van circa 700° C. waarna, na afkoeling, de glasomhulling 30 is gevormd die goed hecht aan de elektrodes 31 en 32. Door bij afkoeling in het glas ontstane krimpspanning-en wordt het halfgeleiderlichaam tussen de elektrodes geklemd. Aldus is in dit voorbeeld tussen de elektrodes 31 en 32 een geïntegreerde scha-
2G
keling aanwezig bestaande uit drie in serie geschakelde diodes die worden gevormd door drie in serie geschakelde basis-emitter-overgangen. Een dergelijke schakeling kan worden gebruikt als spanningsstabilisa-tor.
De figuren 4,5 en 6 tonen achtereenvolgende stadia van ver-
9 K
vaardiging van de halfgeleider inrichting zoals getoond in de figuren 1 en 2. De metallisatie met de delen 15,16,17 en 18 wordt daarbij door etsen in een eerste metaallaag, de aansluitelektrode 19 in een tweede metaallaag gevormd, waarbij tussen deze metaallagen een derde metaallaag wordt aangebracht die als etsstap kan dienen tijdens de vorming 3G
van de aansluitelektrode 19.
Uitgegaan wordt van een halfgeleiderlichaam 1 waarin op gebruikelijke wijze de verschillende halfgeleider zones 5,6,7,8,9,10,11 en 12 zijn aangebracht en waarvan het oppervlak 13 is voorzien van de isolerende laag 14 met vensters 41,42 en 43 voor het kontakteren van de 35 basiszones 5,6 en 7, met vensters 44,45 en 46 voor het kontakteren van de emitter zones 9,10 en 11 en met een venster 47 voor het kontakteren van de aansluitzone 12. De scheidingszone 8 wordt niet verbonden met de & PHN 11.602 5 metallisatie in dit voorbeeld.
Over het gehele oppervlak13 van het halfgeleiderlichaam 1 wordt nu in een enkele depositiestap een laag titaan 48 met een dikte van circa 0,1 pra, een laag zilver 49 met een dikte van circa 4 jam, een 5 laag titaan 50 met een dikte van circa 0,2 ym en een dikke laag zilver 51 met een dikte van circa 30 jam aangebracht. De laag titaan 48 dient als hechtlaag tussen de laag zilver 49 en de halfgeleiderzones 5,6,7,8, ZS 0,11 en 12 en de isolerende laag 14. Hoewel de laag titaan 48 van groot voordeel is voor de werking van de halfgeleiderinrichting, is het 10 voor de vorming van de metallisatie 15,16,17 en 18 met de aansluitelektrode 19 met behulp van de werkwijze volgens de uitvinding wezenlijk, dat tijdens de enkele depositiestap de lagen 49,50 en 51 worden aangebracht. In de laag zilver 49, hiervoor de eerste metaallaag genoemd, wordt de metallisatie 15,16,17 en 18 gevormd, in de laag zilver 51, 15 hiervoor de tweede metaallaag genoemd, de aansluitelektrode 19. Tijdens vorming van de aansluitelektrode 19 dient de laag titaan 50, hiervoor de derde metaallaag genoemd, als etsstop.
Volgens de uitvinding wordt eerst, na het op gebruikelijke wijze aanbrengen van een fotolakmasker 52, de aansluitelektrode 19 ge- 20 vormd door het wegetsen van de niet door het fotolakmasker 52 bedekte delen van de laag zilver 51. Het zilver kan bijvoorbeeld geëtst worden in een oplossing (1:1) van salpeterzuur of ijzernitraat. De laag titaan 50 die door genoemde etsbaden praktisch niet wordt aangetast dient hierbij als etsstop. Na het op gebruikelijke wijze aanbrengen van een 25 volgend fotolakmasker 53 worden door dit masker niet bedekte delen van de titaanlaag 50 weggeëtst in een mengsel van salpeterzuur en waterstof fluoride. Daarna worden achtereenvolgens de niet bedekte delen van de zilverlaag 49 en de titaanlaag 48 weggeëtst. Aldus zijn de delen van de metallisatie 15,16,17 en 18 gevormd. Tenslotte wordt het geheel op 30 gebruikelijke wijze bedekt met een laag siliciumnitride 54 waarvan, na het op gebruikelijke wijze aanbrengen van een fotolakmasker 55, door dit masker onbedekte delen worden weggeëtst. Aldus is de halfgeleiderinrichting volgens de figuren 1 en 2 vervaardigd.
Omdat de voor de metallisatie 15,16,17 en 18 en aansluitelek- trode 19 wezenlijke metaallagen - te weten achtereenvolgens de eerste 49, de derde 50 en de tweede 51 - in een enkele depositiestap worden aangebracht is het aantal processtappen voor de vervaardiging van de λ λ O 5 } U L ! 00 PHN 11.602 6 halfgeleiderinrichting volgens de figuren 1 en 2 beperkt. Bij de vorming van de metallisatiedelen 15,16,17 en 18 vindt het etsen plaats in een relatief dunne laag zodat relatief fijne details gevormd kunnen worden. Dit zou niet het geval zijn als tijdens de eerste etsbehande-5 ling in alle lagen 49,50 en 51 een patroon was geëtst overeekomend met de metallisatiedelen 15,16,17 en 18 en daarna pas de dikke laag 51 van de delen 15,16,17 en 18 zou worden verwijderd.
Omdat de metaallagen 48,49,50 en 51 in een enkele depositie-stap zijn aangebracht is vermeden, dat tussen de metaallagen oxides of 1Q resten van etsmiddelen aanwezig zijn. De hechting tussen de lagen is daarom optimaal.
Tijdens de enkele depositiestap worden bij voorkeur een eerste metaallaag 49 van zilver, een derde metaalaag 50 van titaan en een tweede metaallaag 51 van zilver aangebracht. Een dergelijke keuze is ^5 bijzonder praktisch als de halfgeleiderinrichting moet worden opgenomen in een omhulling zoals geschetst in figuur 3. In zo'n geval wordt de gehele halfgeleiderinrichting verhit tot een temperatuur van circa 700° C, welke verhittingsstap de halfgeleiderinrichting zonder problemen kan doorstaan. Hoewel de voorkeur uitgaat naar genoemde metalen, zijn er 20 andere keuzen mogelijk. Zo kan de eerste metaallaag eveneens van wolfram, platina of een silicide zoals platina-silicide vervaardigd worden, de derde metaallaag ook van chroom en de tweede metaallaag van koper.
Zoals hiervoor al beschreven is het tevens van groot voordeel als tijdens de depositiestap voor het aanbrengen van de eerste 49, de 25 derde 50 en de tweede 51 metaallaag een metalen hechtlaag 48 wordt aangebracht. Bij voorkeur is deze van titaan om dezelfde redenen als hiervoor beschreven voor de andere metaallagen 49,50 en 51. Een zeer geschikte dikte voor de hechtlaag is 50 a 150 pm.
Bij voorkeur wordt de eerste metaallaag van zilver 49 aange-30 bracht met een dikte van 3 a 6 pm, de derde metaallaag van titaan 50 met een dikte van 100 a 300 pm en de tweede metaallaag van zilver 51 met een dikte van 20 a 50 pm.
Het zal duidelijk zijn, dat de uitvinding niet beperkt is tot het beschreven uitvoeringsvoorbeeld, maar dat er binnen het kader van 35 de uitvinding voor de vakman vele variaties mogelijk zijn. Zo kan de inrichting in plaats van drie transistors ook bestaan uit een enkele diode of zenerdiode waarbij de eerste metaallaag een ohms kontakt vormt U ' Ί Λ O i ^ ij i I _ T- -¾ PHN 11.602 7 met het halfgeleiderlichaam. Ook kan de metallisatie van meer dan één dikke aansluitelektrode voorzien zijn.
5 10 15 20 25 30 35 Λ ' 14 -k .1 -i ^ ; i i

Claims (5)

1. Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam waarvan een oppervlak is voorzien van een metallisatie met een dikke aansluitelektrode en een isolerende laag die de metallisatie behalve ter plaatse van de aansluitelektrode be- 5 dekt, waarbij door etsen de metallisatie in een eerste en de aansluitelektrode in een tweede metaallaag worden gevormd waarbij tussen deze metaallagen een derde metaallaag wordt aangebracht die als etsstop kan dienen tijdens de vorming van de aansluitelektrode, met het kenmerk, dat tijdens een enkele depositiestap achtereenvolgens de eerste, de 10 derde en de tweede metaallaag op het oppervlak van het halfgeleider-lichaam worden aangebracht, waarna eerst de aansluitelektrode en vervolgens de metallisatie wordt gevormd en waarna de isolerende laag wordt aangebracht waarin ter plaatse van de aansluitelektrode een venster wordt geëtst.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat tijdens de depositiestap een eerste metaallaag van zilver, een derde metaallaag van titaan en een tweede metaallaag van zilver worden aangebracht.
3. Werkwijze volgens conclusie 1 of 2, met het kenmerk, dat tijdens de depositiestap voor het aanbrengen van de eerste, de derde en de 20 tweede metaallaag een metalen hechtlaag wordt aangebracht.
4. Werkwijze volgens conclusie 3, met het kenmerk, dat een hechtlaag van titaan wordt aangebracht met een dikte van 50 a 150 nm.
5. Werkwijze volgens conclusie 2, met het kenmerk, dat de eerste metaallaag van zilver wordt aangebracht met een dikte van 3 a 6 μπι, de 25 derde metaallaag van titaan met een dikte van 0,1 a 0,3 μπι en de tweede metaallaag van zilver met een dikte van 20 a 50 μπι. 30 35 8£> ' 0 "a? V . ϊμ -
NL8600021A 1986-01-08 1986-01-08 Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een halfgeleiderlichaam een metallisatie met een dikke aansluitelektrode wordt aangebracht. NL8600021A (nl)

Priority Applications (6)

Application Number Priority Date Filing Date Title
NL8600021A NL8600021A (nl) 1986-01-08 1986-01-08 Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een halfgeleiderlichaam een metallisatie met een dikke aansluitelektrode wordt aangebracht.
DE8686202347T DE3678135D1 (de) 1986-01-08 1986-12-22 Verfahren zum herstellen einer halbleiteranordnung, bei der auf einem halbleiterkoerper eine metallisierung mit einer dicken anschlusselektrode vorgesehen ist.
EP86202347A EP0229426B1 (en) 1986-01-08 1986-12-22 Method of manufacturing a semiconductor device, in which a metallization with a thick connection electrode is provided on a semiconductor body
JP62000071A JPS62160763A (ja) 1986-01-08 1987-01-05 厚い接続電極を有する金属被覆が半導体上に設けられた半導体デバイスの製造方法
US07/001,067 US4789647A (en) 1986-01-08 1987-01-07 Method of manufacturing a semiconductor device, in which a metallization with a thick connection electrode is provided on a semiconductor body
CA000526962A CA1271270A (en) 1986-01-08 1987-01-08 Method of manufacturing a semiconductor device, in which a metallization with a thick connection electrode is provided on a semiconductor body

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8600021 1986-01-08
NL8600021A NL8600021A (nl) 1986-01-08 1986-01-08 Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een halfgeleiderlichaam een metallisatie met een dikke aansluitelektrode wordt aangebracht.

Publications (1)

Publication Number Publication Date
NL8600021A true NL8600021A (nl) 1987-08-03

Family

ID=19847386

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8600021A NL8600021A (nl) 1986-01-08 1986-01-08 Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een halfgeleiderlichaam een metallisatie met een dikke aansluitelektrode wordt aangebracht.

Country Status (6)

Country Link
US (1) US4789647A (nl)
EP (1) EP0229426B1 (nl)
JP (1) JPS62160763A (nl)
CA (1) CA1271270A (nl)
DE (1) DE3678135D1 (nl)
NL (1) NL8600021A (nl)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5310699A (en) * 1984-08-28 1994-05-10 Sharp Kabushiki Kaisha Method of manufacturing a bump electrode
NL8701032A (nl) * 1987-05-01 1988-12-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met interconnecties die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen.
US4963510A (en) * 1987-11-02 1990-10-16 Texas Instruments Incorporated Method and apparatus for providing interconnection between metallization layers on semiconductors devices
EP0397898B1 (de) * 1989-05-13 1994-07-27 Deutsche ITT Industries GmbH Bipolarer Bump-Transistor und Verfahren zur Herstellung
US5118584A (en) * 1990-06-01 1992-06-02 Eastman Kodak Company Method of producing microbump circuits for flip chip mounting
US5130779A (en) * 1990-06-19 1992-07-14 International Business Machines Corporation Solder mass having conductive encapsulating arrangement
US7405149B1 (en) 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US7381642B2 (en) 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US7271489B2 (en) 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7932603B2 (en) 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
US7459790B2 (en) * 2003-10-15 2008-12-02 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US8022544B2 (en) 2004-07-09 2011-09-20 Megica Corporation Chip structure
US7465654B2 (en) * 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
US7521805B2 (en) * 2004-10-12 2009-04-21 Megica Corp. Post passivation interconnection schemes on top of the IC chips
US7473999B2 (en) * 2005-09-23 2009-01-06 Megica Corporation Semiconductor chip and process for forming the same
US8836146B2 (en) * 2006-03-02 2014-09-16 Qualcomm Incorporated Chip package and method for fabricating the same
US8022552B2 (en) 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
TWI370515B (en) 2006-09-29 2012-08-11 Megica Corp Circuit component
US8193636B2 (en) 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
US8030775B2 (en) 2007-08-27 2011-10-04 Megica Corporation Wirebond over post passivation thick metal

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1213921B (de) * 1964-08-25 1966-04-07 Bosch Gmbh Robert Verfahren zur Herstellung einer Halbleiteranordnung
US3386894A (en) * 1964-09-28 1968-06-04 Northern Electric Co Formation of metallic contacts
US3551196A (en) * 1968-01-04 1970-12-29 Corning Glass Works Electrical contact terminations for semiconductors and method of making the same
DE1789062C3 (de) * 1968-09-30 1978-11-30 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen von Metallkontaktschichten für Halbleiteranordnungen
DE2032872B2 (de) * 1970-07-02 1975-03-20 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen weichlötfähiger Kontakte zum Einbau von Halbleiterbauelementen in Gehäuse
US3978517A (en) * 1975-04-04 1976-08-31 Motorola, Inc. Titanium-silver-palladium metallization system and process therefor
US4187599A (en) * 1975-04-14 1980-02-12 Motorola, Inc. Semiconductor device having a tin metallization system and package containing same
US4042954A (en) * 1975-05-19 1977-08-16 National Semiconductor Corporation Method for forming gang bonding bumps on integrated circuit semiconductor devices
JPS51147253A (en) * 1975-06-13 1976-12-17 Nec Corp Structure of electrode terminal
US4042951A (en) * 1975-09-25 1977-08-16 Texas Instruments Incorporated Gold-germanium alloy contacts for a semiconductor device
US4293637A (en) * 1977-05-31 1981-10-06 Matsushita Electric Industrial Co., Ltd. Method of making metal electrode of semiconductor device
US4410622A (en) * 1978-12-29 1983-10-18 International Business Machines Corporation Forming interconnections for multilevel interconnection metallurgy systems
JPS5811512B2 (ja) * 1979-07-25 1983-03-03 超エル・エス・アイ技術研究組合 パタ−ン形成方法
US4299680A (en) * 1979-12-31 1981-11-10 Texas Instruments Incorporated Method of fabricating magnetic bubble memory device having planar overlay pattern of magnetically soft material
US4505029A (en) * 1981-03-23 1985-03-19 General Electric Company Semiconductor device with built-up low resistance contact
US4396900A (en) * 1982-03-08 1983-08-02 The United States Of America As Represented By The Secretary Of The Navy Thin film microstrip circuits
US4507852A (en) * 1983-09-12 1985-04-02 Rockwell International Corporation Method for making a reliable ohmic contact between two layers of integrated circuit metallizations

Also Published As

Publication number Publication date
CA1271270A (en) 1990-07-03
EP0229426A1 (en) 1987-07-22
US4789647A (en) 1988-12-06
EP0229426B1 (en) 1991-03-13
DE3678135D1 (de) 1991-04-18
JPS62160763A (ja) 1987-07-16

Similar Documents

Publication Publication Date Title
NL8600021A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een halfgeleiderlichaam een metallisatie met een dikke aansluitelektrode wordt aangebracht.
US3634929A (en) Method of manufacturing semiconductor integrated circuits
US3323956A (en) Method of manufacturing semiconductor devices
US5661081A (en) Method of bonding an aluminum wire to an intergrated circuit bond pad
US2842831A (en) Manufacture of semiconductor devices
US3932226A (en) Method of electrically interconnecting semiconductor elements
US4719500A (en) Semiconductor device and a process of producing same
US3939047A (en) Method for fabricating electrode structure for a semiconductor device having a shallow junction
US3725743A (en) Multilayer wiring structure
US3409809A (en) Semiconductor or write tri-layered metal contact
US4078963A (en) Method of manufacturing a semiconductor device, having a pattern of conductors on a supporting body
US5731747A (en) Electronic component having a thin-film structure with passive elements
US4063901A (en) Method of manufacturing a semiconductor device
JPS58106849A (ja) 低寄生容量半導体装置
US3449640A (en) Simplified stacked semiconductor device
US3436279A (en) Process of making a transistor with an inverted structure
US4755862A (en) Integrated triac structure with diac control
US4622736A (en) Schottky barrier diodes
JPS58161378A (ja) 定電圧ダイオ−ド
JP3152005B2 (ja) 半導体式加速度センサの製造方法
US3457475A (en) Semiconductor device with integral electrodes,constituting a unitary vitreous structure
US3237061A (en) Semiconductor device having exposed semiconductor surface and method of manufacture
US3777228A (en) Schottky junction in a cavity
US3319135A (en) Low capacitance planar diode
JPS5848840A (ja) 電気抵抗式湿度センサ及びその製造方法

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed