FR2499749A1

FR2499749A1 - Dispositif de memoire a semiconducteurs et procede de fabrication d'un tel dispositif

Info

Publication number: FR2499749A1
Application number: FR8201073A
Authority: FR
Inventors: Nobuyoshi Tanimura; Tokumasa Yasui
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-02-06
Filing date: 1982-01-25
Publication date: 1982-08-13
Also published as: HK44886A; IT1150181B; US4554729A; JPH0410229B2; IT8219466A0; GB2092826B; GB2092826A; US4712192A; MY8600548A; FR2499749B1; DE3204039A1; JPS57130461A

Abstract

L'INVENTION CONCERNE UN DISPOSITIF DE MEMOIRE A SEMICONDUCTEURS ET UN PROCEDE DE FABRICATION D'UN TEL DISPOSITIF. DANS CE DISPOSITIF, LES CELLULES DE MEMOIRE RELIEES A DES LIGNES DE TRANSMISSION DE MOTS W, A DES LIGNES DE TRANSMISSION DE DONNEES D, D ET A UNE ALIMENTATION V ET COMPORTANT UNE RESISTANCE DE PROTECTION D'ENTREE, DES TRANSSISTORS Q-Q, DES DISPOSITIFS DE CHARGE R, R ET DES MOYENS CONDUCTEURS L, LES DISPOSITIFS R, R ET LES MOYENS CONDUCTEURS L SONT REALISES D'UN SEUL TENANT DANS DES BANDES POSSEDANT DES ZONES AYANT DES RESISTIVITES DIFFERENTES. APPLICATION NOTAMMENT AUX MEMOIRES RAM STATIQUES.

Description

La présente invention concerne un dispositif de mémoire à semiconducteurs

et plus particulièrement une mémoire RAM statique (abréviation provenant de l'anglais Random Access Memory, signifiant mémoire à-accès direct ou sélectif), qui est constituée de transistors à effet le champ du type MIS (abréviation provenant de l'anglais Metal

Insulator Semiconductor, signifiant métal-isolant-semicon-

ducteur), dénommé ci-après de façon abrégée sous le terme de transistor "MISFET", et un procédé de fabrication de ce

dispositif de mémoire.

Dans un dispositif à circuits intégrés à semiconduc-

teurs du type MIS (désigné ci-après de façon abrégée sous le terme "circuit intégré"), un circuit de protection d'entrée constitub par une résistance et une diode peut être branché entre une borne d'entrée et une grille de manière à protéger la grille d'un transistor MISFET, qui doit être alimentée

par un signal provenant de l'extérieur du circuit intégré.

On peut imaginer d'utiliser une résistance répartie ou de

diffusion, qui est préparée dans une pastille de semiconduc-

teur moyennant l'utilisation de la technique de diffusion,

pour constituer cette résistance de protection d'entrée.

Cependant, conformément à des recherches effectuées par ailleurs, on a découvert que, dans le cas o l'on utilise un élément C-MOS dans l'unité du circuit périphérique autre

que les cellules de mémoire de la mémoire RAM statique men-

tionnée ci-dessus, une telle résistance de diffusion ne manque jamais d'être réalisée avec une jonction PN, de sorte que le phénomène de blocage se produit. Afin d'empêcher ce phénomène, on a imaginé d'utiliser un film ou une pellicule de silicium polycristallin, que l'on forme au- dessus de la pellicule d'oxyde de champ de la pastille semiconductrice,

en tant que résistance de protection d'entrée. Comme procé-

dé de réalisation de cette résistance de protection d'entrée,

on a également imaginé d'utiliser la pellicule de polysili-

cium, qui est formée en même temps que les électrodes de grille en polysilicium des transistors MISFET de l'unité du

circuit périphérique, les électrodes de grille en polysili-

cium des transistorsMISFET situg dans les cellules de

mémoire et les lignes de transmission de mots en polysili-

cium présentes dans les cellules de mémoire. Dans ce cas cependant, afin de réduire le temps de retard de propaga- tion des signaux au niveau des grilles et des lignes de

transmission de mots, il faut doper la pellicule de poly-

silicium mentionnée ci-dessus avec du phosphore de manière qu'elle présente une résistance de couche réduite (égale

à 30 û/l, par exemple). Afin que la résistance de protec-

tion d'entrée présente la résistivité désirée (environ

2 kn), il est par conséquent nécessaire d'accroître la lon-

gueur de cablage de la pellicule de polysilicium. Par consé-

quent on a également établi que la surface occupée par la résistance de protection est accrue, ce qui augmente la taille de la microplaquette, ce qui est inapproprié pour

l'amélioration de la densité d'intégration.

C'est pourquoi un objet de la présente invention est

de fournir une mémoire RAM statique possédant une intégra--

tion élevée telle que la surface occupée par une résistance

de protection d'entrée est réduite.

Un autre but de la présente invention est de fournir un procédé de fabrication permettant de réaliser la mémoire

RAM statique mentionnée ci-dessus sans aucune difficulté.

Un autre but de la présente invention est de fournir un procédé de fabrication permettant de fabriquer la mémoire RAM statique mentionnée cidessus sans aucune modification

du procédé de fabrication existant.

D'autres caractéristiques et avantages de la présen-

te invention ressortiront de la description donnée ci-après

prise en référence aux dessins annexés,sur lesquels:

la figure 1 représente un schéma d'agencement mon-

trant le circuit intégré d'une mémoire RAM statique (dési-

gnée ci-après sous le terme de mémoire RAMIC) conforme à la présente invention; la figure 2 est un circuit équivalent montrant

l'unité de circuit périphérique de la mémoire RAMIC sta-

tique représentée sur la figure 1; la figure 3 est une vue en plan à plus grande

échelle montrant une partie essentielle de l'unité de cir-

cuit périphérique représentée sur la figure 2; la figure 4 est une coupe prise suivant la ligne X-X de la figure 3; la figure 5 est un schéma équivalent montrant une

cellule de mémoire de la mémoire RAMIC statique représen-

tée sur la figure 1; la figure 6 est une vue en plan à plus grande échelle montrant la cellule de mémoire représentée sur la figure 5; la figure 7 est un schéma d'agencement montrant

l'ensemble du réseau de mémoire de la mémoire RAMIC stati-

que représentée sur la figure 1; les figures 8A à 8Q sont des vues en coupe montrant

les phases opératoires successives d'un procédé de fabrica-

tion permettant de fabriquer la mémoire RAMIC statique conforme à la présente invention; et les figures 9A à 9H sont des vues en plan montrant la cellule de mémoire réalisée conformément au procédé de

fabrication illustré sur les figures 8A à 8Q.

On va tout d'abord décrire, en référence à la figure 1, le schéma d'agencement, en vue en plan, d'une mémoire RAMIC statique selon la forme de réalisation de

la présente invention.

La mémoire RAMIC est réalisée de manière à possé-

der la "structure ou le dessin d'agencement du type A quatre bandes", selon lequel quatre réseaux de mémoire sont répartis sur une microplaquette à circuits intégrés unique de manière à fournir dans cette microplaquette à circuits intégrés, quatre réseaux de mémoire M-ARY1, MARY2, M-ARY3 et M-ARY4, qui sont constitués par plusieurs cellules de

mémoire. Les réseaux de mémoire M-ARY1 et M-ARY2 sont dispo-

sés d'un côté de la microplaquette à circuits intégrés,

tandis que les réseaux de mémoire M-ARY3 et M-ARY4 sont dis-

posés de l'autre côté, et un décodeur de lignes A R-DCR pour les réseaux de mémoire M-ARY1 à M-ARY4 est disposé

dans la partie centrale de la microplaquette à circuits in-

tégrés, qui est prise en sandwich entre les deux ensembles de réseaux de mémoire. Entre le réseau de mémoire M-ARY2 et le décodeur de lignes R-DCR et entre le réseau de mémoire M-ARY3 et le décodeur de lignes R-DCR se trouvent en outre disposés des étages d'attaque WD1 et WD2 de transmission

de mots, prévus pour les réseaux de mémoire M-ARY1 à M-ARY4.

En contact avec des bornes situées d'un côté des réseaux de

mémoire M-ARY1 à M-ARY4 se trouvent disposés des commuta-

teurs de colonnes C-SW1, C-SW2, C-SW3 et C-SW4 prévus pour ces différents réseaux de mémoire M-ARY1 à M-ARY4. En outre en contact avec les commutateurs de colonnes C-SW1 à C-SW4 se trouvent disposés des décodeurs de colonnes C-DCR1, C-DCR2, C-DCR3 et C-DCR4 prévus pour les réseaux de mémoire respectifs M-ARY1 à M-ARY4. D'autre part en contact avec ces décodeurs se trouvent disposes des amplificateurs de lecture.ou de détection SA1, SA2, SA3 et SA4 prévus pour les

réseaux de mémoire respectifs M-ARY1 à M-ARY4. En posi-

tionvoisine-deà.amplificateurs de détection SA1 à SA4 se trou-

vent disposes des tampons d'adresses ADB2_1 et ADB2_2 pour des signaux d'adresses A4 à Ao10. Un tampon de sortie de données DOB est disposé au voisinage du tampon d'adresses ADB2_1 et un tampon WE-B d'entrée de signaux WE, un tampon CS-B d'entrée des signaux CS et un tampon DIB d'entrée de données sont disposés au voisinage du tampon d'adresses ADB2_2. Le long d'une partie périphérique d'extrémité de la microplaquette à circuits intégrés se trouvent disposés des plots P-A5 et P-A6 d'injection de signaux d'adresses, un plot P-Dout de sortie de signaux de données, un plot P-WE d'injection de signaux WÈ, un plot P-GND de raccordement au potentiel de masse, un plot P-CS d'injection de signaux CS, un plot P-Din d'entrée de signaux de données et des

plots P-A7, P-A8 et P-A9 d'injection de signaux d'adresses.

D'autre part, en contact avec l'autre côté d'extrémité des réseaux de mémoire M-ARY1 à M-ARY4 se trouvent disposés des

circuits de charge DLC1, DLC2, DLC3 et DLC4 prévus respecti-

vement pour les lignes de transmission de données. Au voisi-

nage des côtés gauche et droit des transistors MISFET se trouvent disposes des tampons d'adresses ADB3 1 et ADB3_2 pourles signaux d'adresses AO à A3 et A12 à A13. En outre au voisinage de ces tampons d'adresses ADB3 se trouvent disposés, le long de la périphérie de la microplaquette à circuits intégrés, des plots P-A4, P-A3, P-A2, P-A1 et P- AO d'injection de signaux d'adresses, un plot P-Vcc d'alimentation de la tension VCc, et des plots P-A13,

P-A12, P-All et P-A10 d'injection de signaux d'adresses.

Dans la mémoire RAMIC ainsi constituée, le circuit

de protection d'entrée et le circuit périphérique sont cons-

titués de la manière représentée sur les figures 2 à 4.

Sur la figure 2 une borne d'entrée extérieure VIN devant être alimentée par un signal provenant de l'extérieur de la mémoire RAMIC, correspond à l'un des plots P-A0 à P-A13 d'injection de signaux d'adresses et aux autres plots P-WE, P-CS et P-Din d'injection de signaux d'entrée et est indiquée en P-A4 par exemple. La borne d'entrée VIN est raccordée à chaque grille de l'inverseur C-MOS du circuit

périphérique par l'intermédiaire d'une résistance de protec-

tion d'entrée RIN en silicium polycristallin, qui possède la même résistivité que celle d'une seconde pellicule de silicium polycristallin décrite ultérieurement (ou pellicule de recouvrement). L'inverseur C-MOS est constitué par un transistor MISFET Q10 à canal p et d'un transistor MISFET

Qll à canal n et fait par exemple partie du tampon d'adres-

ses ADB de la figure 1. Une tension de sortie Vout est habi-

tuellement prélevée des drains de ces deux transistors MISFET et est appliquée à l'inverseur suivant ou analogue La source du transistor MISFET Qo10 est alimentée par une tension de source d'alimentation en énergie VCC provenant d'une source d'alimentation en énergie, qui est raccordée aux plots P-Vcc d'alimentation en tension de la figure 1, tandis que la source de l'autre transistor MISFET Ql est placée de façon fixe au potentiel de masse ou à un potentiel de référence (Vss). La lettre de référence D désigne une diode de-protection d'entrée permettant de bloquer une tensionanormalement élevée et qui est destinée à empêcher que les pellicules d'oxyde de grille des transistors MISFET Q10

et Qil ne soient détruites par la tension excessive. La réfé-

rence RIN désigne la résistance de protection d'entrée, qui forme un circuit à constante de temps, en association avec

la capacité du câblage et est prévue pour retarder la carac-

téristique de montée de la tension anormalement excessive, qui possède une constante de temps équivalente de montée plus faible que la constante de temps équivalente de la diode D, ladite constante de temps de la résistance et de la capacité de câblage devant être appliquée à la diode de protection lorsque ladite tension excessive est appliquée. En d'autres termes on a prévu la résistance de protection d'entrée RIs de manière qu'elle adoucisse la forme d'onde de montée de la

tension anormalement excessive qui est appliquée par l'inter-

médiaire de la borne d'entrée V1I.

On réalise le circuit ainsi constitué sur le côté entrée de manière qu'il possède un agencement tel que celui

représenté schématiquement sur la figure 3 et qu'en particu-

lier le circuit de protection d'entrée soit tel que repré-

senté sur la coupe de la figure 4. Au-dessus d'un substrat 1 en silicium de type N, on réalise une pellicule 2 d'oxyde de champ épaisse prévue pour la séparation des éléments et qui est utilisée en tant que masque pour réaliser une région

semiconductrice 3 de type p grâce à la technique de diffu-

sion. En outre on réalise cette région 3 ainsi qu'une région semiconductrice 4 du type N au moyen de la technique de diffusion, en utilisant une pellicule épaisse d'oxyde 5 comme masque. Ces deux régions 3 et 4 constituent, ensemble, la diode de protection représentée sur la figure 2. A ce sujet, on notera que la référence 6 désigne une pellicule de SiO2 qui est préparée en utilisant la technique du dépôt chimique en phase vapeur, et une pellicule de polysilicium 7 servant à constituer la résistance de protection d'entrée

RIN mentionnée précédemment et réalisée au-dessus de l'en-

semble formé de manière à s'étendre à partir de la région 4 de type N en direction de la région 6 en SiO2 à travers des trous de contact qui sont ménagés dans les pellicules de SiO2 5 et 6. On réalise la croissance de la pellicule de polysilicium 7 au cours de la même phase opératoire que celle de la croissance de la seconde couche de polysilicium (en recouvrement) décrite ultérieurement, et on la dope avec

une impureté de manière qu'elle possède une résistance de cou-

che de 150 n/o et une résistivité supérieure à celle de la première pellicule de polysilicium 16 qui constitue les électrodes de grille des transistors MISFET Q10 et Ql. La référence 8 désigneune pellicule de verre aux silicates

phosphoreux et la référence 9 désigne un câblage en alumi-

nium qui est raccordé à la borne d'entrée extérieure VIN de la figure 2. La région 3 de type P est reliée à la masse par l'intermédiaire d'un conducteur 20 de raccordement au potentiel de masse, tandis que la région 4 de type N+ est raccordée aux grilles respectives des transistors MISFET

Q10 et Qjj, qui constituent l'inverseur C-MOS mentionné ci-

dessus, au moyen d'un câblage en aluminium 21 et à l'inver-

seur C-MOS décrit ultérieurement (qui est désigné ici par la référence 16) . Dans cet inverseur C-MOS, les références et Il désignent les régions de source et de drain de type P+ du transistor MISFET Q10, tandis que les références 12 et 13 désignent les régions de drain et de source du type N du transistor MISFET QIl. En outre la référence 14 désigne une région de puits de type P sur le côté du canal N. La référence 15 désigne une région de contact de type N permettant la polarisation du substrat. La référence 17 désigne un conducteur en aluminium d'alimentation fournissant la tension VCC. La référence 18 désigne un conducteur de sortie en aluminium. La référence 19 désigne un conducteur

en aluminium de raccordement au potentiel de masse. La réfé-

rence 21 désigne un plot de jonction qui correspond à la

borne d'entrée extérieure VIN de la figure 2.

Dans le circuit de protection d'entrée et dans le circuit périphérique que l'on a décrit jusqu'à présent, il

est important qu'en particulier la résistance de protec-

tion d'entrée RIN (ou 7) soit constituée par la seconde pellicule de polysilicium (ou pellicule en recouvrement) et que sa résistivité soit réglée à une valeur désirée (environ

2 ksi, par exemple) de manière à réaliser les opérations men-

tionnées précédemment. Pour ce faire la pellicule de polysi-

licium 7 comporte du phosphore-diffusé en son intérieur de manière qu'elle présente une résistance de couche de 150

no3, de façon similaire à la partie de câblage de la secon-

de pellicule de polysilicium de la cellule de mémoire, qui

sera décrite ultérieurement, de manière à posséder une résis-

tivité inférieure à celle de la cellule de mémoire. Par con-

séquent la pellicule de polysilicium 7 possède une résisti-

vité de couche relativement élevée, qui est appropriée pour

obtenir la résistivité désirée de 2 kû de sorte que la surfa-

ce, qu'elle occupe, peut être réduite, comme cela est repré-

senté sur la figure 3.. Eventuellement cette résistance de protection d'entrée peut être réalisée sous la forme d'une bande rectiligne, du type indiqué par une ligne formée d'un trait mixte sur la figure 3. Du point de vue de la réduction de surface, il est requis que la résistance de protection d'entrée 7 possède une résistance spécifique d'un niveau élevé approprié et possède une faible résistivité telle

qu'elle ne bloque pas le signal d'entrée. Afin de satisfai-

re à cette exigence, il est avantageux que la résistivité d'ensemble de la résistance de protection d'entrée 7 puisse être réglée à une valeur comprise entre 1 et 2 kn, tout en

ayant une résistance de couche possédant la valeur mention-

née ci-dessus d'environ 150 P/D. D'autre part, dans le

circuit C-MOS périphérique, le câblage en silicium polycris-

tallin 16 devant être utilisé en tant que grille, doit posséder une faible résistivité telle qu'elle permette une réduction de la durée de transmission des signaux et par

conséquent du temps d'accès, à savoir par exemple une ré-

sistance de couche de 30 l/0. Néanmoins cette pellicule de polysilicium peut être formée en même temps que la premiè- re pellicule de polysilicium qui sert d'électrode de grille du transistor MISFET de la cellule de mémoire décrite ultérieurement. La figure 5 montre le circuit de la cellule de mémoire, prévu pour la mémorisation d'un bit, de la mémoire

RAMIstatique représentée sur la figure 1.

Cette cellule ae mémoire est composée par une bascu-

le bistable, qui constitue les entrées et les sorties d'un couple de circuits inverseurs constitués chacun par une résistance de charge et un transistor d'attaque branchés en série, et par deux transistors MISFET Q3 et Q4 à grille de

transmission. Les circuits inverseurs accouplés sont consti-

tués par un premier inverseur, qui possède une résistance de charge R1 et un transistor MISFET d'attaque Q1 branchés en série, et un second inverseur, qui possède une résistance de charge R2 et un transistor MISFET d'attaque Q2 branchés en série. Les extrémités, situées d'un côté, des résistances de charge R1 et R2 sont alimentées par la tension VCC par l'intermédiaire d'un câblage 1, tandis que les raccords des

sources des transistors MISFET d'attaque Q1 et Q2 sont bran-

chés à la masse. En outre la sortie du premier inverseur est raccordée au raccord de grille du transistor MISFET Q2

du second inverseur, tandis que la sortie du second inver-

seur est raccordée au raccord de grille du transistor MISFET Q1 du premier inverseur. La bascule bistable possédant la constitution, que l'on vient de décrire, est utilisée en tant

que système de mémoire pour la mémorisation d'informations.

En outre la sortie du premier inverseur est raccordée par l'intermédiaire du transistor MISFET Q3 à une ligne de transmission de données D, tandis que la sortie du second inverseur est raccordée par l'intermédiaire du transistor

MISFET Q4 à une ligne de transmission de données D. En d'au-

tres termes la grille de transmission est utilisée en tant que moyen de transmission d'adresses pour la commande de la transmission d'informations entre la bascule bistable et le couple des lignes complémentaires de transmission de données D et D, et le fonctionnement de cette grille de transmission est commandé par le signal d'adresse, qui doit être injecté dans une ligne de transmission de mots W. Ci-après on va décrire, en référence à la figure 6, le schéma d'agencement

de la cellule de mémoire prévue pour mémoriser un bit.

Sur la figure 6, la zone entourée par un rectangle ABCD est une région qui est occupée par la cellule de mémoire prévue pour la mémorisation d'un bit. D'autre part les lignes formées de tirets repèrent une pellicule épaisse d'isolant de champ 110, constituée en SiO2 et possédant une forme représentée sur la figure 9A. Des lignes formées de traits mixtes à un point intercalé repèrent une couche de silicium polycristallin. En particulier les régions, qui

sont entourées par un trait mixte, du type trait-point-

trait-point, repèrent des premières couches de silicium poly-

cristallin 117, 119 et 116 et possèdent les formes représen-

tées sur la figure 9C. Au contraire les régions entourées par un trait mixte comportant plusieurs pointillés repèrent une seconde couche de silicium polycristallin 147 et une

seconde couche de silicium polycristallin s'étendant au-des-

sus de trous de contact CH,, CH2, CH5 et CH6 et possèdent les formes représentées sur la figure 9G. Les lignes formées de traits mixtes à deux points intercalés repèrent un réseau de mémoire M-ARY, qui est constitué par plusieurs

cellules de mémoire. Ce réseau de mémoire M-ARY est une ré-

gion de puits de type P qui est ménagée dans le substrat semiconducteur de type N. Les lettres D, D et VsS-L désignent des couches de câblage en aluminium. Parmi ces lettres, les lettres D et D désignent de façon plus spécifique le couple

de lignes complémentaires de transmission de données repré-

sentées sur la figure 5, tandis que les lettres VsS-L dési-

gnent la ligne d'alimentation du potentiel de masse. D'autre part les trous de contact CHOY CH2et CH6 sont prévus pour le raccordement respectif des couches de câblage D, D et V -L à la région de drain de type N+ du transistor MISFET Q4, à la région de drain du type N du transistor MISFET Q3 et à la région de source de type N+ répartie entre les transistors MISFET Q1 et Q2. La seconde couche de silicium polycristallin est prise en sandwich entre ces couches de câblage en aluminium et les régions semiconductrices de

type N. Le trou de contact CH5 est ménagé en vue de raccor-

der les régions de puits de type P de la couche de câblage VSs-L et le réseau de mémoire M-ARY, tandis que la seconde couche de silicium polycristallin est prise en sandwich entre cette couche de câblage et le réseau de mémoire. On a prévu les trous de contact CH1, CH3 et CH4 pour raccorder la seconde couche de silicium polycristallin 147 à la première couche de silicium polycristallin 119, la région de type N+, qui est répartie entre la région de drain du transistor MISFET Q1 et la région de source du transistor MISFET 0V

et la première couche de silicium polycristallin 116.

Ci-après on va décrire, en référence à la figure 5, les relations entre les différentes régions mentionnées ci-dessus.

Tout d'abord la seconde couche de silicium poly-

cristallin 147 s'étend sur le côté inférieur gauche du dessin et est raccordée à la ligne VCc -L d'alimentation

fournissant la tension de la source d'alimentation en éner-

gie, à l'extérieur du réseau de mémoire M-ARY, comme cela est représenté sur la figure 7. La tension Vcc de la source d'alimentation en énergie, injectée par l'intermédiaire de la seconde couche de silicium polycristallin 147 grâce aux

moyens mentionnés précédemment, est appliquée par l'intermé-

diaire de la résistance de valeur assez élevée, qui est constituée par du silicium polycristallin possédant une résistivité supérieure, à la source du transistor MISFET Q4, au drain du transistor MISFET Q2 et à l'électrode de

grille du transistor MISFET Q1' En d'autres termes la secon-

de couche de silicium polycristallin 147 est raccordée par l'intermédiaire du trou de contact CH1 à la première couche de silicium polycristallin 119, qui contacte d' une manière pour ainsi dire "directe" la région semiconductrice de type N+ répartie entre la source du transistor MISFET

Q4 et le drain du transistor MISFET Q2' D'autre part la pre-

mière couche de silicium polycristallin 119 mentionnée pré-

cédemment sert d'électrode de grille pour le transistor Q1, comme cela ressort de la figure 5. De même le drain du transistor MISFET Q4 est raccordé par l'intermédiaire du contact CH0 à la ligne-de transmission de données D. En outre la seconde couche de silicium polycristallin 147 mentionnée

ci-dessus est raccordée par- l'intermédiaire de l'autre ré-

sistance R1 de valeur assez élevée, qui est constituée par

du silicium polycristallin possédant une résistivitésupé-

rieure, au drain du transistor MISFET Q1,' à la source du

transistor MISFET Q3 et à l'électrode de grille du transis-

tor MISFET Q2' qui sont tous représentés sur la figure 5.

En d'autres termes la seconde couche de silicium polycris-

tallin 147 est raccordée par l'intermédiaire du trou de con-

tact CH4 à la première couche de silicium polycristallin 116 agissant er tant qu'électrode de grille du transistor

MISFET-Q2 et en outre par l'intermédiaire du trou de con-

tact CH3 à la région semiconductrice de type N+ qui est répartie entre le drain du transistor MISFET Q1 et la source du transistor MISFET Q3. En outre le drain du transistor

MISFET Q3 est raccordé par l'intermédiaire du trou de con-

tact CH2 à la ligne de transmission de données D. Les élec-

trodes de grille des transistors MISFET Q3 et Q4 sont cons-

tituées par la première couche de silicium polycristallin 117, qui agit en tant que ligne de transmission de mots W représentée sur la figure 1. Cette ligne de transmission de mots W est agencée de manière à intersecter à angle droit les lignes de transmission de données. Les régions de source des transistors MISFET Q1 et Q2 se réunissent réciproquement l'une dans l'autre au-dessous du rectangle, qui représente la cellule de mémoire permettant de mémoriser un bit, et se répartissent entre elles leur région de type N+. En outre cette région de type N+ s'étend vers la droite et au-dessous de la partie extérieure du rectangle ABCD, qui représente la cellule de mémoire permettant de mémoriser un bit, et est réunie à la région de type N+ qui constitue les sources des

transistors MISFET Q1 et Q2 des cellules de mémoire voisines.

D'autre part la ligne de câblage Vss-L est disposée sur le côté gauche de la cellule de mémoire, le long d'un côté du réseau de mémoire M-ARY et parallèlement aux lignes de

transmission de données. La ligne de câblage V s-L est rac-

cordée par l'intermédiaire du trou de contact CH5 au puits de type P. Il en résulte que ce puits de type P est raccordé à la masse. La seconde couche de silicium polycristallin est présente entre la couche de câblage V s-L et le puits de type P. D'autre part cette couche de càblage V -L est ss raccordée par l'intermédiaire du trou de contact CH6 à la +6

région de type N mentionnée ci-dessus, qui s'étend en di-

rection du côté gauche de la cellule de mémoire. Par consé-

quent cette région de type N est raccordée à la masse. La seconde couche de silicium polycristallin est présente entre la couche de cablage V s-L et la région de type N+. Cette région de type N est réunie à la région de type Ni qui

forme les sources des transistors MISFET Q1 et Q2 des cellu-

les de mémoire voisines, comme cela a été décrit précédem-

ment. Par conséquent, si cette région de type N est raccor-

dée à la région de câblage VSS-L dans au moins une position de manière à être raccordée à la masse, il devient nécessai-

re de former la couche de câblage destinée à appliquer le potentiel de masse à ces cellules de mémoire respectives se

répartissant entre elles cette région de type N+. En d'au-

tres termes en-raccordant cette région de type N+ à la masse, les régions de source des transistors MISFET Q1 et Q2 des cellules respectives de mémoire se partageant cette + région de type N sont raccordées a la masse de sorte que l'on peut se dispenser de prévoir des lignes d'application

du potentiel de masse pour les cellules de mémoire respec-

tives. On va décrire ci-après schématiquement l'agenoement général du réseau de mémoire en se référant à la figure 7. Chaque réseau de mémoire comporte-une ligne (suivant

la direction de la ligne de transmission de mots) de trente-

deux sections (c'est-à-dire les cellules de mémoire permet-

tant de mémoriser un bit), qui sont entourées par le rectan-

gle ABCD représenté sur la figure 6, et une colonne (sui-

vant la direction des lignes de transmission de données)

comprenant cent vingt-huit sections. Tout d'abord la struc-

ture d'agencement fournissant une base pour la construction du réseau de mémoire est réalisée conformément au type

d'agencement de la cellule de mémoire permettant de mémori-

ser un bit, représentée sur la figure 6. Cette structure d'agencement de mémoire est composée de quatre cellules de mémoire M1 à M4 permettant de mémoriser un bit et qui sont

disposées de la manière représentée sur la figure 7. La ré-

férence M désigné la cellule de mémoire possédant la même structure d'agencement que la cellule de mémoire permettant

de mémoriser un bitquiest représentée sur la figure 6.

La référence M2 désigne la cellule de mémoire possédant une structure d'agencement qui est le symétrique de la cellule

de mémoire M1 par rapport au côté BC. La référence M3 dési-

gne une cellule de mémoire possédant une structure d'agen-

cement symétrique de la cellule de mémoire M2 par rapport au point C (ou D). La référence M4 désigne la cellule de

mémoire possédant une structure d'agencement qui est symé-

trique par rapport à celle de la cellule de mémoire M3 par rapport aux côtés DA. La structure d'agencement de base est conçue de telle manière que les cellules de mémoire M1 à M4 sont disposées de manière à se suivre continûment sans aucun vide, comme représenté sur la figure 7. En outre un réseau de mémoire est réalisé au moyen d'une disposition suivie continue de ces structures d'agencement de base sans aucun

vide. De façon plus spécifique le réseau de mémoire est réa-

lisé en disposant seize structures d'agencement de base sur une ligne et soixante-quatre structures d'agencement de base suivant une colonne, comme représenté sur la figure 7. A

partir de la description précédente, on comprendra que la

région semiconductrice de type N, qui forme les régions de source des transistors MISFET Q1 et Q2 représentés sur la figure 6, et la première couche de silicium polycristallin sont réparties entre les quatre cellules de mémoire M1 à M4 et entre les seize structures d'agencement de base qui sont

disposées sur la ligne.

En dehors de l'agencement régulier que l'on vient de décrire, deux couches de câblage VsS-L sont disposées sur les deux côtés du réseau de mémoire. Au-dessous de ces deux couches de câblage V5 -L s'étendent à partir des cellules de

mémoire voisines, comme représenté sur la figure 6, les ré-

gions de type P qui forment les régions de source des tran-

sistors MISFET Q1 et Q2 et qui sont raccordées l'une à l'autre par l'intermédiaire d'un trou de contact CH6. Par

conséquent les régions de type N sont raccordées à la masse.

Il en résulte que la région de type N+ ainsi formée d'un seul tenant est commune aux seize structures d'agencement de base, qui sont disposées sur la ligne commune, ccmme cela a été décrit précédemment, de sorte que les régions de

source des transistors MISFET Q1 et Q2 des cellules de mé-

moire permettant d'enregistrer soixante-quatre bits dans les seize structures d'agencement de base sont raccordées à la masse. Par conséquent il devient inutile de former à nouveau les couches de câblage pour appliquer le potentiel de masse

aux cellules de mémoire permettant de mémoriser soixante-

quatre bits.

A l'extérieur du réseau de mémoire, deux couches de câblage VcC-L sont disposées parallèlement aux couches de câblage V5s-L. Au-dessous de ces deux couches de câblage Vcc-L s'étendent respectivement, à partir'des cellules de

mémoire voisines, les secondes couches de silicium poly-

cristallin 147 qui sont réunies l'une à l'autre par l'inter-

médiaire des couches de câblage Vcc-L et du trou ce contact CH7, comme représenté sur la figure.6. Par conséquent cette seconde couche de silicium polycristallin 147 réalisée ainsi d'un seul tenant est alimentée par la tension Vcc. Cette seconde couche de silicium polycristallin 147 est répartie entre les seize structures d'agencement de base, qui sont disposées.suivant la ligne commune, comme cela a été décrit

précédemment, de sorte que les cellules de mémoire permet-

tant de mémoriser soixante-quatre bits sont alimentées par

*la tension VcC.

Comme cela a été décrit précédemment, la mémoire RAMIC statique conforme à la présente forme de réalisation est caractérisée par le fait que la résistance de protection d'entrée RIN (ou 7) de la partie périphérique est constituée par la pellicule de silicium polycristallin qui possède la même résistivité que la résistance de couche de 150 û/M

que présente le câblage en silicium polycristallin 1 (c'est-

à-dire la seconde couche de silicium polycristallin 147) réunie d'un seul tenant avec les résistances de charge de la cellule de mémoire. En d'autres termes, on notera que les résistances de charge R1 et R2 de la cellule de mémoire

possèdent une résistivité remarquablement élevée (par exem-

7 10

ple 10 à 10 (a) et l'on a découvert que ces valeurs ne présentent aucun problème pour les fonctionnementsde la

cellule de mémoire même si la résistivité du câblage X pré-

sente les résistances de charge et la source d'alimentation en énergie appliquant la tension VcC est accrue à un certain niveau. Par conséquent l'exigence requise, selon laquelle on peut donner à la résistance de protection d'entrée RIN la

résistance désirée, peut être habilement satisfaite en appli-

quant le câblage Z des résistances de charge mentionnées précédemment. De façon plus spécifique, la première couche de silicium polycristallin de la cellule de ménmoire peut être dopée avec une impureté possédant une concentration

élevée, jusqu'à ce qu'elle possède une résistivité suffisam-

ment faible pour fournir la résistance de couche de 30 Q/0 de manière qu'elle puisse être utilisée en tant que grille et ligne de transmission de mots. On peut par conséquent éviter l'accroissement indiqué précédemment de la surface occupée, si l'on utilise cette pellicule de silicium poly-

cristallin en tant que résistance de protection d'entrée.

Mais dans la présente forme de réalisation, la seconde

pellicule de silicium polycristallin de la cellule de mé-

moire, que l'on ne dope pas avec du phosphore, possède une résistance de couche de 108 à 10il n/a, ce qui est une

valeur suffisante pour que la pellicule de silicium poly-

cristallin puisse être utilisée telle quelle en tant que résistance de charge dans la cellule de mémoire. D'autre part ce câblage L (c'est-àdire la seconde pellicule de silicium polycristallin dopée avec du phosphore) possède une résistance relativement faible de 150 n/la, mais présente une résistance de couche appropriée telle qu'il est peut être utilisé en tant que résistance de protection d'entrée. Par

conséquent, si la seconde pellicule de silicium polycristal-

lin 147 de cette partie du câblage est utilisée en tant que

résistance de protection d'entrée RIN, on utilise une résis-

tance spécifique supérieure d'environ cinq fois à celle du cas de la première pellicule de silicium polycristallin et le signal d'entrée n'est pas bloqué. Par conséquent la zone occupée par la résistance de protection d'entrée peut être réduite à environ un-cinquième de sorte qu'on peut réduire les dimensions de la microplaquette de manière à accroître

la densité élevée d'intégration.

La résistance de protection d'entrée conforme à la présente forme de réalisation est réalisée, dans la phase opératoire suivante, en même temps que la seconde couche de silicium polycristallin de la cellule de mémoire. On va décrire le procédé de fabrication de la mémoire RAM statique

mentionnée précédemment en référence aux figures 8A à 8Q.

Ces figures montrent une région X1 représentée pendant les différentes phases opératoires suivant des vues en coupe

prises suivant la ligne X-X de la cellule de mémoire repré-

sentée sur la figure 6, une région X2-représentée par les différentes phases opératoires suivant des vues en coupe prisessuivant la ligne X-X de la résistance de protection d'entrée représentée sur la figure 3, et une région X3 re- présentée pendant les différentes phases opératoires suivant

des vues en coupe des transistors MISFET à canal P du cir-

cuit périphérique de la cellule de mémoire.

Tout d'abord on prépare un substrat semiconducteur

101, comme représenté sur la figure 8A. Par exemple on uti-

lise, pour constituer ce substrat semiconducteur, un subs-

trat en silicium monocristallin de type N formé par un cris-

tal d'orientation cristalline (100). Ce substrat possède une

résistance spécifique comprise entre 8 et 12 ncm. On intro-

duit une impureté de type N 160 dans l'ensemble de la face principale de ce substrat en silicium, en utilisant par exemple l'implantation ionique. On préfère le phosphore comme impureté de type N et l'on utilise une énergie et une dose d'implantation qui, avec des valeurs de 125 keV et

3 x 1012 atomes/cm2, sont suffisantes dans ce cas. On effec-

tue l'implantation du phosphore dans l'ensemble de la surfa-

ce pour la raison suivante, a savoir que l'on forme une région de type N en implantart par avance l'impureté de type N de manière à former un dispositif d'arrêt de canal

pour empêcher la formation de tout transistor MISFET para-

site.

Ensuite, comme représenté sur la figure 8B, on amé-

nage une pellicule d'oxyde (c'est-à-dire une pellicule de SiO2) 102 possédant une épaisseur d'environ 50 nanomètres sur la surface du substrat en silicium 101, grâce à une oxydation thermique. Ensuite, afin d'éliminer la pellicule 102 de SiO2 existant au-dessus de la région ou un puits doit être formé, on forme de façon sélective une pellicule 103

de résine photosensible au-dessus de la pellicule de SiO2.

En outre on utilise la pellicule 103 de résine photosensible comme masque pour réaliser l'attaque chimique de la pellicule de SiO2. Ensuite, tout en conservant la pellicule 103 de

résine photosensible, on introduit une impureté 161 de ma-

nière à former le puits. L'impureté utilisée est du type P.

Comme méthode d'introduction, on préfère l'implantation io-

nique. Par exemple on préfère utiliser du bore (B) comme impureté du type P. Dans ce cas une énergie d'implantation

de 75 keV et une dose de 8 x 1012 atomes/cm2 sont suffisan-

tes. Alors le bore n'atteint pas le substrat en silicium 101 à l'endroit o la pellicule 103 de résine photosensible subsiste. D'autre part le bore introduit dans le substrat

en silicium 101 suffit à compenser la concentration du phos-

phore, qui a été implanté précédemment dans l'ensemble de la surface, en formant de ce fait un puits de type P. Ensuite, après avoir éliminé la pellicule 103 de résine photosensible, comme représenté sur la figure 8C, on fait diffuser thermiquement l'impureté de type P, qui a été introduite de façon sélectivedanslesubstrat en silicium 101, à une température d'environ 1200'C de manière à former une région de puits 104 et une région de type P 105, qui doit former ultérieurement la diode de protection d'entrée

représentée sur la figure 4. On forme alors une mince pelli-

cule d'oxyde 106 au-dessus de la surface du substrat en silicium 101. Dans la région de puits 104,on forme alors la

cellule de mémoire qui est représentée sur la figure 6.

Ensuite on élimine l'ensemble de la pellicule d'oxyde s'étendant audessus du substrat en silicium 101 représentée sur la figure 8, de manière à dégager ou mettre à nu la surface propre du substrat en silicium 101. Comme

cela est représenté sur la figure 8D, on dépose une pelli-

cule d'oxyde (par exemple une pellicule de SiO2) 107 possé-

dant une épaisseur d'environ 50 nanomètres sur la surface du substrat en silicium 101. En outre, au-dessus de cette pellicule d'oxyde 107, on forme une pellicule isolante (par exemple une pellicule résistante à l'oxydation) qui est imperméable à l'oxygène, par exemple une pellicule 108 de Si3N4, sur une épaisseur d'environ 140 nanomètres, en utilisant la technique de dépôt chimique en phase vapeur, c'est-à-dire que l'on utilise la pellicule 108 de Si3N4 en tant que masque pour la formation sélective d'une pellicule d'isolant de champ décrite ultérieurement. A ce sujet on forme la pellicule 107 de SiO2 mentionnée précédemment pour la raison suivante, à savoir que si la pellicule 108 de Si3N4 est formée directement au-dessus du substrat en silicium 101, un défaut cristallin est créé au niveau de la

surface du substrat en silicium 101 par suite de la contrain-

te thermique qui est provoquée par la différence entre les coefficients de dilatation thermique entre cette pellicule et le substrat. On forme la pellicule 107 de SiO2 de manière à empêcher ce défaut cristallin. Ensuite, afin de compléter les masques permettant de former la pellicule d'isolant de champ décrite ultérieurement, on forme de façon sélective une pellicule 109 de résine photosensible au-dessus de la pellicule de Si3N4. De façon plus spécifique, on forme la

pellicule de résine photosensible 109 dans les régions au-

tres que celle o la pellicule d'isolant de champ doit être formée. En outre on utilise cette pellicule 109 de résine

photosensible en tant que masque pour réaliser l'attaque chi-

mique de la pellicule 108 de Si3N4 en utilisant le proces-

sus d'attaque chimique plasmatique de grande précision, ce qui permet de réaliser le masque permettant de former la pellicule d'isolant de champ. Tout en laissant subsister la

pellicule 109 de résine photosensible, on introduit une impu-

reté 162 de type P dans le substrat en silicium 101 de ma-

nière à former un dispositif d'arrêt de canal. Par exemple

on utilise comme procédé d'introduction l'implantation ioni-

que. Dans ce cas l'impureté de type P n'atteint pas la pelli-

cule 107 de SiO2 et le substrat en silicium 101 dans la ré-

gion o la pellicule 109 de résine photosensible subsiste, mais pénètre dans le substrat en silicium 101 à travers la

pellicule 107 de SiO2 dans la région o la surface est for-

mée par la pellicule 107 de SiO2 qui est à nu. Comme impure-

té de type P mentionnée précédemment, on préfère utiliser du fluorure de bore BF2. Une énergie d'implantation de

keV et une dose de 5 x 1013 atomes/cm2 sont suffisantes.

Les ions de-bore implantés dans le puits de type P forment une région de type P destinée à réaliser le dispositif d'arrêt de canal. Au contraire les ions de bore implantés dans le substrat en silicium de type N 101 sont compensés

par le phosphore, qui a été implanté au moyen de l'implanta-

tion de phosphore illustrée sur la figure 8A, c'est-à-dire par l'impureté de type N. Par conséquent cette région est du type N, ce qui permet de réaliser le dispositif d'arrêt de canal de type N. Ensuite, après-avoir éliminé la pellicule 109 de résine photosensible, comme représenté sur la figure 8E, on soumet à unz oxydation thermique sélective la surface du substrat en silicium 101, dans une atmosphère oxydante à environ 10000C de manière à former la pellicule d'isolant

de champ 110 possédant une épaisseur d'environ 950 nanomè-

tres. Etant donné qu'à ce moment-là la pellicule 108 de

Si3N4 ou la pellicule résistant à l'oxydation est imperméa-

ble à l'oxygène, le silicium situé au-dessous de la pellicu-

le de Si3N4 ne subit aucune oxydation. Pendant ce traitement

thermique, le dispositif d'arrêt de canal mentionné précédem-

ment s'étend et diffuse juste au-dessous de la pellicule d'isolant de champ de manière à former le dispositif d'arrêt de canal possédant une profondeur désirée (bien que non représentée). Ensuite, après avoir éliminé la pellicule 108 de Si3N4 supprimée par l'utilisation d'acide phosphorique chaud (H3P04) par exemple, on élimine la pellicule 107 de

SiO2 de la surface du substrat en silicium 101, comme repré-

senté sur la figure 8F, de manière à former une pellicule d'oxyde de grille propre. Par exemple on soumet à une légère attaque chimique l'ensemble de la surface en utilisant de

l'acide fluorhydrique (HF) de manière à éliminer la pellicu-

le 107 de SiO2, en vue de mettre à nu la surface du subs-

trat en silicium 101 au niveau d'une partie o la pellicule d'isolant de champ 110 n'est pas formée. La vue en plan de la cellule de mémoire dans cet état est représentée sur la figure 9A. En d'autres termes la vue eA coupe prise suivant la ligne X-X de la figure 9A est représentée sur la coupe X de la figure 8F. Ensuite, dans une atmosphère oxydante à environ 10000C, on forme par oxydation thermique une pellicule d'isolant de grille 111 possédant une épaisseur d'environ nanomètres, comme représenté sur la figure 8G,-sur la *surface du substrat en silicium représentée sur la figure

8F. La pellicule d'isolant de grille 111 ainsi formée de-

vient la pellicule d'isolant de grille de tous les transis-

tors MISFET qui sont formés au-dessus du substrat en sili-

cium 101. Ensuite, dans cet état, on réalise l'implantation d' ions d'une impureté 163 de type P de manière à régler la tension de seuil Vth de tous les transistors MISPET. Comme impureté du type P mentionnée ci- dessus, on préfère utiliser du bore (B). L'énergie d'implantation de 30 keV et la dose de 5,5 x 10il atomes/cm2 sont suffisants. Cette dose est modifiée avec le niveau de la tension de seuil Vth. Cette implantation ionique est effectuée sans l'utilisation d'un

masque quelconque, mais sur toute la surface du dispositif.

Par conséquent tous les transistors MISFET à canal N possè-

dent une tension de seuil VtN identique, tandis que tous les transistors MISFET à canal P possèdent une tension de seuil Vtp identique. D'autre part les ions de bore sont implantés dans la partie de la région X3, dans laquelle la diode de

protection d'entrée doit être formée.

Ensuite, comme cela a été décrit en référence à la figure 6, on forme de façon sélective une pellicule 112 de résine photosensible sur la pellicule de SiO2 de manière à

former des trous de contact, qui sont utilisés pour réali-

ser une connexion directe entre la première couche de sili-

cium polycristallin décrite ultérieurement et le substrat en silicium 101, c'est-à-dire ce qu'on appelle les "trous de contact direct". En outre, comme représenté sur la figure 8H, on soumet à une attaque chimique la pellicule 111 de SiO2 destinée à constituer la pellicule d'isolant de

grille, en utilisant la pellicule 112 de résine photosensi-

ble en tant que masque pour mettre à nu la surface du subs-

trat du silicium 101 de manière à former un trou de contact direct CH100. Ce trou de contact CH 10 assure les connexions entre les transistors MISFET Q1 et Q2 et la résistance en silicium polycristallin R2 possédant une résistivité élevée, qui sont tous représentés sur la figure 5. La vueen plan

de la cellule de mémoire obtenue dans cet état est répré-

sentée sur la figure 9B. En d'autres termes, la vue en coupe prise suivant la ligne-X-X de la figure 9B est représentée

dans la région X1 de la figure 8H.

Ensuite, après avoir éliminé la pellicule 112 de

résine photosensible, on forme une première couche conduc-

trice 113 sur l'ensemble de la surface du dispositif, comme

représenté sur la figure 8I. On utilise comme première cou-

che conductrice une couche de silicium polycristallin dopée avec une impureté. Tout d'abord on forme la première couche

de silicium polycristallin 113 possédant une épaisseur d'en-

viron 350 nanomètres sur l'ensemble de la surface du dispo-

sitif en utilisant le procédé de dépôt chimique en phase vapeur. Ensuite, afin de réduire la résistance spécifique de cette première couche de silicium polycristallin 113, on introduit une impureté de type N, telle que du phosphore, en utilisant le procédé de diffusion. Il en résulte que la résistance de la première couche de silicium polycristallin 113 est réduite à une valeur égale à environ 30 n/o. A ce moment-là, le phosphore diffuse à partir de la première couche de silicium polycristallin 113, en passant à travers le trou de contact direct CH100, à l'intérieur du substrat en silicium 101, en formant ainsi une région de type N+

114. On soumet ensuite cette région de type N+ à un traite-

ment thermique ultérieur de manière qu'elle possède une

profondeur désirée. La région 114 fournit la connexion en-

tre les transistors MISFET Q2 et Q4 représentés sur la

figure 5.

Ensuite on soumet à une attaque chimique, comme re-

présenté sur la figure 8J, la première couche de silicium polycristallin 113, qui a été dopée avec le phosphore comme cela a été décrit précédemment, de manière qu'elle possède une forme désirée en utilisant un procédé d'attaque chimique plasmatique de grande précision permettant de former les électrodes de grille 116, 117 et 118 destransistors MISFET et la première couche de silicium polycristallin 119 qui est pour ainsi dire en "contact direct" avec le substrat en silicium 101. Ensuite on soumet la pellicule 111 de SiO2 à

une attaque chimique pour lui donner la même forme de ma-

nière à réaliser les pellicules d'isolant de grille 121, 122 et 123. Alors on met à nu sélectivement la surface du substrat en silicium 101, comme représenté sur la figure 8J. La vue en plan de la cellule de mémoire obtenue dans

cet état est représentée sur la figure 9C. En d'autres ter-

mes, la vue en coupe prise suivant la ligne X-X de la figure 9C est représentée dans la région X1 de la figure

8J.

Ensuite, comme cela est représenté dans la figure 8K, on dépose un masque de manière à former les régions de source et de drain de type P. Pour réaliser ce masque on utilise par exemple une pellicule 124 de Sio2 que l'on forme de façon sélective de manière qu'elle possède une épaisseur d'environ 150 nanomètres en utilisant le procédé de dépôt chimique en phase vapeur. En d'autres termes les régions, dans lesquelles les transistors MISFET à canal N y compris

la cellule de mémoire doivent être formés, sont recouver-

tes par la pellicule 124 de SiO2. En outre dans cet état, on introduit une impureté de type P en utilisant par exemple la méthode de diffusion. En tant qu'impureté du type P on préfère utiliser du bore (B). Comme cela est représenté sur la figure 8K, le bore diffuse de manière à former les régions de source et de drain 126 et 127 de l'ensemble du transistor MISFET à canal P. Eventuellement il se forme une pellicule d'oxyde mince (bien que non représentée) sur la surface du

substrat en silicium 101 conformément au traitement thermi-

que mis en oeuvre pendant cette diffusion. La vue en plan de la cellule de mémoire obtenue dans cet état est représentée sur la figure 9D. En d'autres termes la vue en coupe prise suivant la ligne X-X de la figure 9D est dans la partie X1de la figure 8K. On obtient alors une région de type Pl destinée à former la connexion entre le puits de type P et la ligne Vss -L d'application du potentiel de masse, qui

sont représentes sur la figure 6.

Ensuite, après avoir éliminé la pellicule 124 de SiO2 mentionnée précédemment et la pellicule d'oxyde mince, on forme à nouveau un masque 128, comme représenté sur la figure 8L, de manière à réaliser les régions de source et de drain de type N+ et les régions d'émetteur. On utilise par exemple comme masque la pellicule 128 de SiO2, que l'on forme de façon sélective avec une épaisseur d'environ 150 nanomètres en utilisant la méthode de dépôt chimique en phase vapeur. En d'autres termes les régions formées avec tous les transistors MISFET à canal P sont recouvertes par

la pellicule 128 de SiO2. En outre, dans l'état obtenu re-

présenté sur la figure 8L, on introduit une impureté de

type N en utilisant par exemple la méthode de diffusion.

Comme impureté de type N on préfère utiliser du phosphore.

Le phosphore diffuse à l'intérieur du substrat en silicium 101 en formant à la fois une région de type N+ 129 destinée à constituer la diode de protection d'entrée représentée sur la figure 4 et les régions de source et de drain de l'ensemble des transistors MISFET à canal N. Eventuellement il se forme une pellicule d'oxyde mince (non représentée) sur la surface du substrat en silicium 101 conformément au

traitement thermique mis en oeuvre lors de cette diffusion.

La vue en plan de la cellule de mémoire obtenue dans cet état est représentée sur la figure 9E. En d'autres termes la vue en coupe prise suivant la ligne X-X de la figure 9E

est représentée dans la zone X1 de la figure 8L.

Ensuite, après avoir éliminé la pellicule 128 de Sio2 mentionnée précédemment et la pellicule d'oxyde mince, comme représenté sur la figure 8Mon soumet à une oxydation thermique l'ensemble de la surface du substrat en silicium 101, qui est à nu, de manière a former une pellicule d'oxyde 134. Etant donné qu'alors le substrat en silicium

101 et les couches de silicium polycristallin 116 à 119 pos-

sèdent des vitesses différentEd'oxydation, on forme au-

dessus du substrat en silicium une pellicule de S!02 pos-

sédant une épaisseur d'environ 10 nanomètres, tout en for-

mant une pellicule de SiO2 possédant une épaisseur d'envi-

ron 30 nanomètres au-dessus des. couches de silicium poly-

cristallin 116 à 120. Ensuite on forme à nouveau une pelli-

cule 135 de SiO2 possédant-une épaisseur d'environ 150 nanomètres sur l'ensemble de la surface du dispositif, en

utilisant la méthode de dépôt chimique en phase vapeur.

La pellicule 135 de SiO2 ainsi formée a pour objet d'assu-

rer une isolation entre le substrat en silicium et la seconde couche conductrice décrite ultérieurement. Ensuite, au-dessus de la pellicule 135 de SiO2, on forme de façon sélective une pellicule de résine photosensible (non repré-

sentée), que l'on utilise comme masque pour réaliser une attaque chimique continue de la pellicule 135 de SiO2 et de la pellicule 134 de SiO2 de manière à former des trous de contact. Ces trous de contact ont pour objet d'assurer une

connexion entre la seconde couche conductrice décrite ulté-

rieurement et la première couche 119 de silicium polycris-

tallin ou la région semiconductrice formée dans le substrat en silicium 101. Eventuellement l'épaisseur de la pellicule

134 de SiO2 est différente en certains endroits, c'est-à-

dire qu'elle possède une épaisseur d'environ 30 nanomètres au-dessus des couches de silicium polycristallin 116 à 119, mais une épaisseur d'environ 10 nanomètres au-dessus du substrat en silicium 101. C'est pourquoi il est nécessaire de poursuivre l'opération d'attaque chimique jusqu'à ce que la pellicule de SiO2 s'étendant au-dessus des couches de silicium polycristallin 116 à 119 soit complètement éliminée

par attaque chimique. On préfère alors utiliser comme liqui-

de d'attaque chimique une solution mixte de HF + NH4F. De façon plus spécifique ce liquide d'attaque chimique n'agit pas sur le silicium de sorte que le substrat en silicium

101 n'est jamais attaqué.

Ensuite, comme représenté sur la figure 8N, on forme sur l'ensemble de la surface du dispositif une seconde

couche conductrice 136. On utilise comme seconde couche con-

ductrice une couche de silicium polycristallin dopée avec une impureté. Tout d'abord, on forme la seconde couche de silicium polycristallin 136 sur l'ensemble de la surface du

dispositif en lui donnant une épaisseur d'environ 200 nano-

mètres en utilisant le procédé de dépôt chimique en phase

vapeur. On utilise la seconde couche de silicium polycris-

tallin 136 ainsi formée pour réaliser la connexion entre

une troisième couche conductrice et la région semiconductri-

ce située dans le substrat en silicium 101 ou la première couche en silicium polycristallin 119, comme cela sera décrit ci-après. En outre on utilise également la seconde couche de

silicium polycristallin 136 pour réaliser le câblage d'ali-

mentation de la tension de la source d'alimentation en éner-

gie et les résistances de valeurs élevées R1 et R2, qui sont

représentées sur la figure 5.

Ensuite, comme représenté sur la figure 8N, on forme de façon sélective des pellicules de SiO2 137, 139 et 140

possédant une épaisseur d'environ 150 nanomètres en utili-

sant le procédé de dépôt chimique en phase vapeur, de ma-

nière qu'elles recouvrent partiellement la seconde couche de silicium polycristallin 136. Dans cet état, on introduit

par exemple du phosphore en utilisant la méthode de diffu-

sion de manière à réduire la résistivité spécifique de la seconde couche de silicium polycristallin 136. Il en résulte

que la résistance de la seconde couche de silicium polycris-

tallin 136 est réduite à une valeur égale à environ 150 n/Li.

Au contraire on n'introduit pas de phosphore dans les parties de la seconde couche de silicium polycristallin, qui sont

recouvertes par les pellicules de SiO2 137, 139 et 140 men-

tionnées précédemment. Par conséquent on laisse partielle-

ment subsister le silicium polycristallin possédant une il résistance de couche élevée (par exemple 10 à Io

p/0). Eventuellement le phosphore, qui a diffusé à l'inté-

rieur de la seconde couche de silicium polycristallin 136, a plus ou moins diffusé suivant la direction horizontale, et les pellicules de SiO2 136, 139 et 140 fournissant le masque sont conçues de manière à tenir compte de cette diffusion horizontale. On utilise une seconde couche de

silicium polycristallin 141 possédant une résistivité éle-

vée, qui est recouverte par les pellicules 137 de SiO2, pour constituer la résistance de valeur élevée R2 représentée sur

la figure 5. En outre les secondes couches de silicium poly-

cristallin 143 et 144, qui sont recouvertes par les pellicu-

les de SiO2 139 et 140, sont transformées en des couches de silicium polycristallin de type P possédant une résistance spécifique faible, par suite du fait que le métal de type P

constituant une troisième couche conductrice décrite ulté-

rieurement diffuse lorsque cette couche doit être raccordée.

La vue en plan de la cellule de mémoire obtenue dans cet état est représentée sur la figure 9F. En d'autres termes la vue en coupe prise suivant la ligne X-X de la figure 9F

est représentée dans la zone X1 de la figure 8N.

Ensuite, après avoir éliminé les pellicules de

SiO2 137, 139 et 140, on soumet à une attaque chimique la -

seconde couche de silicium polycristallin 136 en lui donnant une forme désirée de manière à former les électrodes 145, 146, 150 et 151 ainsi que la couche de câblage 147 et une

résistance de protection d'entrée 148, comme cela est re-

présenté sur la figure 80. On utilise les électrodes 150 et 151 pour former les connexions avec les régions de source et de drain de l'ensemble des transistors MISFET à canal P. On utilise la résistance de protection d'entrée 148 en tant que résistance RIN représentée sur la figure 2. On

utilise l'électrode 146 comme électrode du transistor MIS-

FET Q4 représenté sur la figure 5. La couche de câblage 147 est alimentée par la tension Vcc de la source d'alimentation

en énergie, comme représenté sur la figure 5, et est raccor-

dée, par l'intermédiaire de la couche de silicium polycris- tallin 141 (ou R2) fortement résistive à la première couche de silicium polycristallin 119 qui est pour ainsi dire "en contact direct" avec les régions de source et de drain des transistors MISFET Q1 et Q4. La vue en plan de la cellule de mémoire obtenue dans cet état est représentée sur la figure 9G. En d'autres termes la vue en coupe prise suivant la ligne X- X dé la figure 9G est représentée dans

la région X1 de la figure 80.

Ensuite, comme cela est représenté sur la figure 8P, on forme sur l'ensemble de la surface du dispositif une

pellicule 152 réalisant une isolation entre les couches.

On utilise de préférence une pellicule de verre aux silica-

tes phosphoreux en tant que pellicule isolante disposée entre les couches. On réalise cette pellicule de verre 152 sur une épaisseur d'environ 650 nanomètres en utilisant le procédé du dépôt chimique en phase vapeur. La pellicule de verre 152 ainsi formée est nécessaire en tant que pellicule

isolante disposée entre la couche conductrice décrite ci-

après et la seconde couche de silicium polycristallin. En-

suite on forme de façon sélective une pellicule de résine photosensible (non représentée), que l'on utilise en tant que masque pour réaliser l'attaque chimique de la pellicule

de verre 152 de manière à former ainsi des trous de contact.

Ensuite, comme cela est représenté sur la figure 8Q,

on forme de façon sélective des troisièmescouchesconductri-

ces 153 à 156. Par exemple on préfère utiliser, pour réali-

ser ces troisièmes couches conductrices, de l'aluminium (Al), qui présente le type p par rapport au silicium. On forme les couches d'aluminium 153 à 156 sur une épaisseur d'environ 800 nanomètres en utilisant l'évaporation sous vide. Alors l'aluminium diffuse à l'intérieur des électrodes et 151, qui sont constituées par la seconde couche de silicium polycristallin possédant une résistivité élevée, de sorte que des couches conductrices de type P possédant

une résistance spécifique faible se trouvent formées.

L'électrode 153 est utilisée en tant que ligne de trans- mission de données, représentée sur la figure 5. La vue en plan de la cellule de mémoire obtenue dans cet état est représentée sur la figure 9H. En d'autres termes la vue en

coupe prise suivant la ligne X-X de la figure 9H est repré-

sentée dans la partie X1 de la figure 8Q. La figure 9H

est identique à la figure 6).

Comme cela ressortira à-l'évidence des phases opé-

ratoires que l'on vient de décrire, conformément à la pré-

sente forme de réalisation, on dope la première couche de silicium polycristallin en utilisant l'impureté avec une

concentration élevée de manière qu'elle possède une résisti-

vité faible en vue de réaliser ainsi les électrodes de grille des transistors MISFET et la ligne de transmission de mots, et l'on fait croître la seconde couche de silicium polycristallin simultanément audessus de la cellule de

mémoire pour former la pellicule de la résistance de protec-

tion d'entrée et on dope cette couche avec l'impureté de manière à la transformer en une pellicule résistive comme cela est souhaitable pour constituer les câblages ou les résistances d'entrée dans la cellule de mémoire, tandis que les parties non dopées avec l'impureté subsistent en tant que résistances de charge de la cellule de mémoire. Par

conséquent les pellicules de silicium polycristallin possé-

dant des résistivités appropriées, servant de résistances

d'entrée, peuvent être aisément préparées dans aucune modi-

fication du procédé existant de fabrication des mémoires RAM. En outre, selon la présente forme de réalisation,

les premièreset secondes pellicules de silicium polycristal-

lin et la-pellicule de silicium polycristallin, que l'on réalise de manière qu'elle possède trois types de résistivité conformément à l'existence de la phase opératoire de dopage

des premières et secondes pellicules de silicium polycris-

* tallin avec l'impureté et conformément à l'intensité du

dopage, peuvent être avantageusement utilisées dans diffé-

rents modes incluant le mode mentionné précédemment et tout un ensemble de modes appropriés. En outre, étant donné que la résistance de protection d'entrée est constituée par la

seconde pellicule de silicium polycristallin, il est possi-

ble de disposer une autre structure telle que le transistor MISFET en utilisait la résistance ou la première pellicule de silicium polycristallin pour constituer son électrode de

grille, de manière que-cette structure soit située au-

dessous de la seconde pellicule de silicium polycristallin.

Bien que la présente invention ait été décrite pré-

cédemment sur la base d'un exemple, la forme de réalisation

décrite peut être en outre modifiée conformément au con-

cept technique de la présente invention. Par exemple il est possible de modifier les résistivités de la résistance de

protection d'entrée et des câblages des résistances électri-

ques de la cellule de mémoire, de diverses manières confor-

mément à l'intensité du dopage et au type de l'impureté et l'on peut également modifier la structure elle-même de différentes manières. D'autre part les grilles et les lignes de transmission de mots de l'unité à transistors MISFET n'ont pas besoin d'être réalisées avec la première

pellicule de silicium polycristallin mentionnée précédem-

ment, mais peuvent être réalisées à titre de remplacement en un métal possédant un point de fusion élevé tel que du Mo, du W ou du Ta ou leurs siliciures. En outre il est possible de modifier les types de conduction des régions semiconductrices respectives mentionnées précédemment et des

matériaux des couches respectives utilisées.

Comme cela a été décrit précédemment, conformément à la présente invention, étant donné que la résistance de protection de l'unité de circuit périphérique est constituée par la pellicule de silicium polycristallin possédant

essentiellement la même résistivité que celle de la pellicu-

le de silicium polycristallin disposée en recouvrement et reliée d'un seul tenant à la résistance de charge de l'unité de la cellule de mémoire, cette résistance peut posséder une résistivté relativement élevée telle qu'elle ne bloque pas le signal d'entrée, si bien qu'elle peut posséder une résistivité suffisante même si la place, -qu'elle occupe, est réduite, ce qui permet par conséquent de réduire de façon stable les dimensions de la microplaquette. En outre, étant donné que cette résistance de protection est formée au cours de la même phase opératoire que la pellicule de silicium polycristallin disposée en recouvrement, on peut la fabriquer aisément avec un rendement élevé, sans aucune

modification des phases opératoires existantes.

A

Claims

REVEND ICATIONS

1. Dispositif de mémoire, du type comportant un groupe de cellules de mémoire (M1-M4) réalisé sous la forme d'un circuit intégré à semiconducteurs (IC) possédant un substrat semiconducteur (1; 101) et constitué de transis-

tors MIS, dans lequel chacune des cellules de mémoire com-

porte un couple de transistors MIS d'attaque (Q1, Q2) réali-

sés sur une face dudit substrat semiconducteur (1; 101), up couple de dispositifs de charge (R1, R2) branchés en série avec lesdits transistors MIS d'attaque accouplés, des premiers moyens conducteurs (1) permettant de raccorder

chacun des dispositifs-de charge (R1, R2) à une ligne d'ali-

mentation en énergie (V C-L), et des seconds moyens conduc-

teurs (Q3. Q4) permettant de raccorder selon un couplage croisé la grille de l'un des transistors MIS au drain de

l'autre transistor MIS, et un groupe de circuits périphéri-

ques réalisé dans le substrat semiconducteur (1; 101), en

liaison avec lesdites cellules de mémoire groupées et cons-

titué par des transistors MIS (Q10f Q11) et dans lequel la grille d'au moins un de ces transistors MIS constituant

les circuits périphériques groupés est raccordée a une ré-

sistance de protection (7; RIN), caractérisé en ce que chacun des dispositifs de charge (Ri, R2) et les premiers

moyens conducteurs (Z) de chacune desdites cellules de mé-

moire sont réalisés d'un seul tenant dans une première bande de silicium polycristallin (113, 116-119), qui est formée au-dessus d'une pellicule isolante (110) au-dessus d'une

face du substrat semiconducteur (1; 101), que la résisti-

vité d'une partie conductrice, qui est formée dans la pre-

mière bande (113, 116-119) pour constituer lesdits premiers moyens conducteurs (<), est inférieure à celle des parties résistives, qui sont formées dans ladite première bande pour

constituer lesdits dispositifs de charge (RI, R2), que la-

dite résistance de protection (7; RIN) est constituée par une seconde bande de silicium polycristallin (147, 148), qui est formée au-dessus de la pellicule isolante (110) s'étendant sur la face du substrat semiconducteur (1; 101),

et que la résistance de cette seconde bande est essentielle-

ment égale à celle de la partie conductrice de la première

bande (113, 116-119).

2. Dispositif de mémoire selon la revendication 1,

caractérisé en ce qu'il comporte en outre des bandes infé-

rieures de silicium polycristallin (113, 116-119) et des bandes supérieures de silicium polycristallin (131, 141, 147, 148) disposées audessus de la pellicule isolante (110) s'étendant au-dessus desdites bandes inférieures, la résistance de protection (7; RIN) et lesdits dispositifs

de charge (R1, R2) étant formés dans lesdites bandes supé-

rieures (136, 141, 147, 148).

3. Dispositif de mémoire selon la revendication 2, caractérisé en ce que la résistivité des bandes inférieures est inférieure à celle des bandes supérieures et que les bandes inférieures constituent des lignes de transmission de mots (W) raccordant les seconds moyens conducteurs (O31 Q4) de chacune des cellules de mémoire et d'une autre

desdites cellules de mémoire.

4. Dispositif de mémoire selon la revendication 1, caractérisé en ce que chacun desdits circuits périphériques comporte des transistors MIS complémentaires (O 101G i) et que ladite résistance de protection (RIN) est raccordée

en commun aux grilles des transistors MIS complémentaires.

5. Procédé de fabrication du dispositif de mémoire

selon l'une quelconque des revendications 1 à 4, caracté-

risé en ce qu'il comprend la phase opératoire de formation

d'une première pellicule (113) de silicium polycristal-

lingui constitue les grilles (116-118) des différents tran-

sistors MIS constituant les cellules de mémoire, sur un substrat semiconducteur (101), ladite première pellicule possédant une première résistivité, la phase opératoire de formation d'une pellicule isolante (121-123) destinée à recouvrir le substrat semiconducteur (101) qui est formé

avec chacun des transistor MIS composant lesdites cellules-

de mémoire, et la phase opératoire de formation de secondes pellicules de silicium polycristallin (136, 141, 147, 148), qui constituent respectivement chaque résistance de charge

de chacune des cellules de mémoire, un câblage de raccorde-

ment de la résistance de charge à une ligne d'alimentation en énergie (Vcc-L) et une résistance de protection (RIN) raccordée à la grille d'au moins l'un des transistors MIS constituant les circuits périphériques, audessus de la pellicule d'isolant (121-123) recouvrant ledit sub;strat

semiconducteur (101), la résistance des secondes pellicu-

les servant à constituer la résistance de protection et le câblage, étant inférieure a celle de la seconde pellicule servant à constituer la résistance de charge, et supérieure

à celle constituant la première pellicule.