JPS606100B2 - 大規模集積回路 - Google Patents
大規模集積回路Info
- Publication number
- JPS606100B2 JPS606100B2 JP50124390A JP12439075A JPS606100B2 JP S606100 B2 JPS606100 B2 JP S606100B2 JP 50124390 A JP50124390 A JP 50124390A JP 12439075 A JP12439075 A JP 12439075A JP S606100 B2 JPS606100 B2 JP S606100B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- word line
- integrated circuit
- scale integrated
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、山１内の電源間にコンデンサを接続して雑音
を減らすためのコンデンサに関するものである。
を減らすためのコンデンサに関するものである。
従来は１チップ内の電源雑音を減らすためには１内で電
源間にコンデンサ（バイパスコンデンサを作る方法は周
知である。
源間にコンデンサ（バイパスコンデンサを作る方法は周
知である。
しかし、ここで問題なのは小さな占有面積で大きな容量
を得ることであり、従来このための有効な方法はなかっ
たので、コンデンサの分だけチップ面積は大きくなる欠
点があった。本発明はこの欠点を解消するもので、従来
１トランジスタメモリセルの記憶容量を形成するために
用いられていた反転層による大きな容量を、上記目的に
用いたものである。
を得ることであり、従来このための有効な方法はなかっ
たので、コンデンサの分だけチップ面積は大きくなる欠
点があった。本発明はこの欠点を解消するもので、従来
１トランジスタメモリセルの記憶容量を形成するために
用いられていた反転層による大きな容量を、上記目的に
用いたものである。
以下実施例で説明する。第１図及び第２図は周知の（た
とえばｌＥＥＥＳｏそｉｄ−Ｓｔａｔｅ Ｃｉｒｃリｉ
ｔｓ、ｖ。
とえばｌＥＥＥＳｏそｉｄ−Ｓｔａｔｅ Ｃｉｒｃリｉ
ｔｓ、ｖ。
そ、ＳＣ−８、Ｎｏ．５、Ｐ．３１９（１９７３）参照
）容量を作るためのＮチャネルＭＯＳ、Ｓｉゲートプロ
セスを用いた断面図とその回路図である。例えばＳｉ０
２からなる酸化膜Ｓのうち酸化膜厚ｔ似のゲート部Ｇの
電圧Ｖ。。が常に拡散層■Ｆの電圧Ｖｓｓより高いと（
Ｖｏｏ−Ｖｓｓ＞Ｖｔｈ）、ゲートＧ直下にチャンネル
ＣＬが形成される結果、ＧとＤＦ間に酸化膜厚ｔ。ｘで
決まる大きな容量ができる。（Ｖ比はスレッショルド電
圧）。ゲートＧ、拡散層ＤＦの引出し部１及び２は通常
Ａそで形成される。第３図、第４図は上記コンデンサを
１トランジスタセルを用いたメモ川こ適用するための従
来の回路例である。
）容量を作るためのＮチャネルＭＯＳ、Ｓｉゲートプロ
セスを用いた断面図とその回路図である。例えばＳｉ０
２からなる酸化膜Ｓのうち酸化膜厚ｔ似のゲート部Ｇの
電圧Ｖ。。が常に拡散層■Ｆの電圧Ｖｓｓより高いと（
Ｖｏｏ−Ｖｓｓ＞Ｖｔｈ）、ゲートＧ直下にチャンネル
ＣＬが形成される結果、ＧとＤＦ間に酸化膜厚ｔ。ｘで
決まる大きな容量ができる。（Ｖ比はスレッショルド電
圧）。ゲートＧ、拡散層ＤＦの引出し部１及び２は通常
Ａそで形成される。第３図、第４図は上記コンデンサを
１トランジスタセルを用いたメモ川こ適用するための従
来の回路例である。
第３図においてワードドライバＷＤ，に接続されている
メモリセルＭＣが選択されて、そのＭＣが読み出される
場合、以下の動作が行なわれる。すなわち、全非選択ワ
ードドライバ（たとえばＷＤ２）の中のデコーダ（Ｑｏ
とＱ，で構成される）において、アドレス信号ａｉが高
レベルになって、予めプリチャージ信号ＣＥで高レベル
に充電されてし、たＱ２のゲートはＶｓｓ（＝ＯＶ）に
放電される。一方選択しようとするＷＤ，のＱ２に相当
するトランジスタ（ＭＯＳＴ）のゲートだけは高レベル
になっているから、上記放電が完了した後にワード信号
でｘをＯＮ‘こすれば、ＷＤ，に接続されているワード
線ＷＬだけにパルスが印加されて、そのＷＬに接続され
ているＭＣが読み出される。さて問題は、このような動
作を開始するために、チップにクロツクＣＥを印加して
、同時にプリチャージ信号ＣＥをＯＦＦにする際に過大
雑音がチップ内の電源線に発生して非選択ワードドライ
バＷＤ２に接続されるＭＣからも微少信号が発生しもこ
の信号が選択されたＭＣからみて雑音となることである
。このように従来のメモリではクロックＣＥがオン時に
メモリセルＭＣのノードＰと、非選択ワード線ＷＬに第
４図のごとき雑音が結合し、データ線Ｄに微少雑音△Ｖ
，が発生していた。
メモリセルＭＣが選択されて、そのＭＣが読み出される
場合、以下の動作が行なわれる。すなわち、全非選択ワ
ードドライバ（たとえばＷＤ２）の中のデコーダ（Ｑｏ
とＱ，で構成される）において、アドレス信号ａｉが高
レベルになって、予めプリチャージ信号ＣＥで高レベル
に充電されてし、たＱ２のゲートはＶｓｓ（＝ＯＶ）に
放電される。一方選択しようとするＷＤ，のＱ２に相当
するトランジスタ（ＭＯＳＴ）のゲートだけは高レベル
になっているから、上記放電が完了した後にワード信号
でｘをＯＮ‘こすれば、ＷＤ，に接続されているワード
線ＷＬだけにパルスが印加されて、そのＷＬに接続され
ているＭＣが読み出される。さて問題は、このような動
作を開始するために、チップにクロツクＣＥを印加して
、同時にプリチャージ信号ＣＥをＯＦＦにする際に過大
雑音がチップ内の電源線に発生して非選択ワードドライ
バＷＤ２に接続されるＭＣからも微少信号が発生しもこ
の信号が選択されたＭＣからみて雑音となることである
。このように従来のメモリではクロックＣＥがオン時に
メモリセルＭＣのノードＰと、非選択ワード線ＷＬに第
４図のごとき雑音が結合し、データ線Ｄに微少雑音△Ｖ
，が発生していた。
この△Ｖ．を４・にするには、ワード線クランプ回路Ｗ
Ｃ，のＶｓｓとメモリセルのＶｏｏに従来は差動雑音が
結合していたのを、上述のコンデンサでこの雑音を相殺
すればよい。これは「第５図のようにレイアウトすれば
実現できる。本図はｌＥＥＥＳｏそｉｄＳＰｔｅＣｉｒ
ｃｕｉｔｖｏ〆。
Ｃ，のＶｓｓとメモリセルのＶｏｏに従来は差動雑音が
結合していたのを、上述のコンデンサでこの雑音を相殺
すればよい。これは「第５図のようにレイアウトすれば
実現できる。本図はｌＥＥＥＳｏそｉｄＳＰｔｅＣｉｒ
ｃｕｉｔｖｏ〆。
ＳＣ−８、Ｎｏ．５、Ｐ．３２０（１９７３）、のよう
にデータ線ＤがＡそで形成され「 ワード線ＷＬがＰｏ
ｌｙＳｉで形成され、さらにメモリセル内の記憶容量Ｃ
ｓを作るためにＰｏそｙ Ｓｉ３直下の反転層を利用し
たメモリセルを２ビットレイアウトし、上記反転層部分
のＶｏｏの電圧が印加されているＰｏ〆ｙ Ｓｉ３と、
メモリアレーの周辺部で、Ｖｓｓ電圧（Ｖ。。＞Ｖｓｓ
）の拡散層との間にチャネルＣＬを形成させて、Ｖｏｏ
とＶｓｓ間に容量を作った例である。４はＶｏｏを引刀
ｏするためのアルミ線である。
にデータ線ＤがＡそで形成され「 ワード線ＷＬがＰｏ
ｌｙＳｉで形成され、さらにメモリセル内の記憶容量Ｃ
ｓを作るためにＰｏそｙ Ｓｉ３直下の反転層を利用し
たメモリセルを２ビットレイアウトし、上記反転層部分
のＶｏｏの電圧が印加されているＰｏ〆ｙ Ｓｉ３と、
メモリアレーの周辺部で、Ｖｓｓ電圧（Ｖ。。＞Ｖｓｓ
）の拡散層との間にチャネルＣＬを形成させて、Ｖｏｏ
とＶｓｓ間に容量を作った例である。４はＶｏｏを引刀
ｏするためのアルミ線である。
すなわち通常１トランジスタメモリではＰｏ〆ｙ Ｓｉ
直下にできる反転層による容量を記憶容量として使って
おり、図のようにすれば、同一プロセスで容易にＶｏＤ
とＶｓｓ間に容量が形成できる。なぜなら、ＷＣはメモ
リアレーの一端に規則的に配置されており「 またアレ
ー内の記憶容量を形成するためのＰｏそｙ Ｓｉがアレ
ーの上記と同じ一端に伸びているから、ＷＣの拡散層と
Ｐｏ〆ｙ Ｓｉで上記のように電源間に簡単なしィアゥ
トで、しかも同じプロセスで実現できるわけである。特
にこのような電源間容量の作り方は、記憶容量を形成す
るためのＰｏそｙ Ｓｉ３がワード線と平行に形成され
るようなメモリアルタイプで効果的である。
直下にできる反転層による容量を記憶容量として使って
おり、図のようにすれば、同一プロセスで容易にＶｏＤ
とＶｓｓ間に容量が形成できる。なぜなら、ＷＣはメモ
リアレーの一端に規則的に配置されており「 またアレ
ー内の記憶容量を形成するためのＰｏそｙ Ｓｉがアレ
ーの上記と同じ一端に伸びているから、ＷＣの拡散層と
Ｐｏ〆ｙ Ｓｉで上記のように電源間に簡単なしィアゥ
トで、しかも同じプロセスで実現できるわけである。特
にこのような電源間容量の作り方は、記憶容量を形成す
るためのＰｏそｙ Ｓｉ３がワード線と平行に形成され
るようなメモリアルタイプで効果的である。
第１図及び第２図は反転層を利用した容量の断面図と回
路図、第３及び第４図は上記容量をメモリは１に用いる
と効果が大きい代表的回路例、第５図はこの回路に容量
を形成した場合のレイアウト例である。 Ｖ。 Ｄ…電源「Ｖｓｓ電源、ｔ似・・・ゲート酸化膜厚、Ｃ
Ｌ…反転層、ＤＦ…拡散部、ＳＵＢ・・・基板、Ｓ…厚
い酸化膜「 Ｃｏ・・・データ線容量、Ｃｓ・・・記憶
容量、ＣＴ・・・コンタクト、ＷＬ，，ＷＬ２…ワード
線、Ｄ…データ線、ＷＤ，，ＷＤ２・・・デコーダとワ
ードドライバー、Ｖｐ・・・プリチャージ電圧、ＭＣ・
・・メモリセル、Ｐ．・・ＭＣのノード、ＣＥ．・・ク
ロツク、ＣＥ・・・クロツクの反転信号、Ｑ２〜Ｑ６・
・・トランジスタ、△Ｖ，〜△Ｖ６…雑音、ＷＣ，，Ｗ
Ｃ２・・・ワード線クランプ回路。努′図 多ぇ図 努ク図 第３図 努４図
路図、第３及び第４図は上記容量をメモリは１に用いる
と効果が大きい代表的回路例、第５図はこの回路に容量
を形成した場合のレイアウト例である。 Ｖ。 Ｄ…電源「Ｖｓｓ電源、ｔ似・・・ゲート酸化膜厚、Ｃ
Ｌ…反転層、ＤＦ…拡散部、ＳＵＢ・・・基板、Ｓ…厚
い酸化膜「 Ｃｏ・・・データ線容量、Ｃｓ・・・記憶
容量、ＣＴ・・・コンタクト、ＷＬ，，ＷＬ２…ワード
線、Ｄ…データ線、ＷＤ，，ＷＤ２・・・デコーダとワ
ードドライバー、Ｖｐ・・・プリチャージ電圧、ＭＣ・
・・メモリセル、Ｐ．・・ＭＣのノード、ＣＥ．・・ク
ロツク、ＣＥ・・・クロツクの反転信号、Ｑ２〜Ｑ６・
・・トランジスタ、△Ｖ，〜△Ｖ６…雑音、ＷＣ，，Ｗ
Ｃ２・・・ワード線クランプ回路。努′図 多ぇ図 努ク図 第３図 努４図
Claims (1)
- １ 半導体基板の表面に絶縁膜を介して設けられ、第１
の電圧が印加される導体層を有し、該導体層が形成され
た領域に隣接して第２の電圧が印加される前記半導体基
板と反対導電型の拡散層を有し、もって該導体層下に反
転層を形成して該第１の電圧と第２の電圧間に該反転層
を利用した容量を接続した大規模集積回路において、前
記導体層は１トランジスタセルを用いたメモリの記憶容
量の一方の電極を構成するものであり、かつ前記１トラ
ンジスタセルのワード線の伸延方向と平行な方向に伸延
されてなり前記第２の電圧は前記１トランジスタセルの
ワード線を低インピーダンスにするためのワード線クラ
ンプ回路の非選択ワード線の電圧を決定するための電源
電圧であることを特徴とする大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50124390A JPS606100B2 (ja) | 1975-10-17 | 1975-10-17 | 大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50124390A JPS606100B2 (ja) | 1975-10-17 | 1975-10-17 | 大規模集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5248985A JPS5248985A (en) | 1977-04-19 |
| JPS606100B2 true JPS606100B2 (ja) | 1985-02-15 |
Family
ID=14884223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50124390A Expired JPS606100B2 (ja) | 1975-10-17 | 1975-10-17 | 大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS606100B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0272799U (ja) * | 1988-11-24 | 1990-06-04 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3102656C2 (de) | 1981-01-24 | 1982-12-09 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Schaltungsanordnung für einen von einem stark in der Spannung schwankendem Gleichspannungsnetz versorgten Magnetantrieb, insbesondere eines Schaltschützes |
| JPS58137243A (ja) * | 1982-02-09 | 1983-08-15 | Nec Corp | 半導体集積回路装置 |
| JPS60136157U (ja) * | 1984-12-29 | 1985-09-10 | 富士通株式会社 | 半導体記憶装置 |
| JP2001297587A (ja) * | 2000-04-18 | 2001-10-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1975
- 1975-10-17 JP JP50124390A patent/JPS606100B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0272799U (ja) * | 1988-11-24 | 1990-06-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5248985A (en) | 1977-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4636981A (en) | Semiconductor memory device having a voltage push-up circuit | |
| US4860255A (en) | Semiconductor memory | |
| JP2929430B2 (ja) | キャパシタがないｄｒａｍおよびその製造方法 | |
| US4656607A (en) | Electrically erasable programmable RAM | |
| JPH0222470B2 (ja) | ||
| JPS6028143B2 (ja) | 一素子形電界効果トランジスタ・ランダム・アクセス・メモリ | |
| JPS6233672B2 (ja) | ||
| EP0080594B1 (en) | An amplifying system for a dense memory array | |
| JPS606100B2 (ja) | 大規模集積回路 | |
| US5835403A (en) | Multiplication of storage capacitance in memory cells by using the Miller effect | |
| JPS5813997B2 (ja) | メモリ・セル回路 | |
| JPS5948477B2 (ja) | 半導体記憶装置 | |
| JPS6226117B2 (ja) | ||
| CA1213981A (en) | Shared access lines memory cells | |
| US5995410A (en) | Multiplication of storage capacitance in memory cells by using the Miller effect | |
| US5732037A (en) | Semiconductor memory | |
| EP0055038A2 (en) | Control of a signal voltage for a semiconductor device | |
| JPH09213812A (ja) | Ｄｒａｍセル及びｄｒａｍ | |
| JP3067200B2 (ja) | 半導体記憶装置 | |
| JPS60254653A (ja) | 半導体記憶装置 | |
| JPH0766673B2 (ja) | 事前充電回路 | |
| TW452965B (en) | Semiconductor memory and method of manufacturing same | |
| JP3181046B2 (ja) | 不揮発性メモリ | |
| JPH01145850A (ja) | 半導体記憶装置 | |
| JPH0137854B2 (ja) |