JP2001203336A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ショート不良を含む隣接する情報蓄積用容量
素子Ｃ間の不良検出を簡素な選択的高電位印加回路を用
いて検出する。 【解決手段】 並列に行方向に沿って配置される複数の
ワード線と、前記ワード線に直交する列方向に沿って配
置される複数のビット線と、前記ワード線と前記ビット
線が交差する部分に設けられるメモリセルとからなるメ
モリセルアレイを有し、前記メモリセルは王冠構造の情
報蓄積用容量素子と、前記情報蓄積用容量素子に直列に
接続されるメモリセル選択用ＭＩＳＦＥＴで構成されて
なる半導体装置であって、前記ビット線に接続されかつ
前記１列置きのメモリセルを一括選択して高電位に設定
し隣の列のメモリセルを低電位に設定できる外部印加用
回路を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置、特に、
王冠構造の情報蓄積用容量素子Ｃとこれに直列に接続さ
れるメモリセル選択用ＭＩＳＦＥＴでメモリセルが構成
されるＤＲＡＭ（Dynamic Randam Access Memory）等の
集積回路装置に係わり、メモリセルの良否判定技術に適
用して有効な技術に関する。

【０００２】

【従来の技術】半導体記憶装置としてのＤＲＡＭ等にお
いては、メモリセルを縦横に整列配置したメモリセルア
レイを有している。メモリセルはメモリセル選択用ＭＩ
ＳＦＥＴ（Metal Insulator Semiconductor Field Effe
ct Transistor)と、これに直列に接続される情報蓄積用
容量素子（キャパシタ）を有する構造になっている。

【０００３】メモリセル選択用電界効果トランジスタ
は、半導体基板の主面に形成され、主にチャネル形成領
域，ゲート絶縁膜，ワード線と一体化されたゲート電
極，ソース領域またはドレイン領域として機能する一対
の半導体領域（不純物拡散領域）等を有する構成になっ
ている。情報（電荷）蓄積用容量素子は、メモリセルの
平面サイズの縮小化を図る目的としてメモリセル選択用
電界効果トランジスタの上部に配置され、主に下部電
極，容量絶縁膜，上部電極等を有する構成になってい
る。情報蓄積用容量素子の下部電極はメモリセル選択用
電界効果トランジスタの何れか一方の半導体領域と電気
的に接続され、メモリセル選択用電界効果トランジスタ
の他方の半導体領域はビット線と電気的に接続されてい
る。

【０００４】ビット線の上部に情報蓄積用容量素子を配
置したＣＯＢ（Capacitor Over Bitline）構造のＤＲＡ
Ｍについては、特開平７−７０８４号公報に開示されて
いる。この公報に記載されたＤＲＡＭは、メモリセルの
微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃｓ）
の減少を補うため、情報蓄積用容量素子の下部電極を円
筒状に形成し、下部電極（蓄積電極）と上部電極（プレ
ート電極）との間に介在される容量絶縁膜の面積を増加
している。また、容量絶縁膜としては、酸化シリコン膜
と窒化シリコン膜との積層膜あるいは高誘電体または強
誘電体材料を容量絶縁膜に用いている。

【０００５】前記情報蓄積用容量素子（以下単に容量ま
たはキャパシタとも呼称）は各種の構造があるが、その
一つとして王冠構造が知られている。このような構造に
ついては、例えば、株式会社培風館発行「超ＬＳＩメモ
リ」1997年４月10日発行、Ｐ14〜Ｐ19や特開平５−８２
７５０号公報に記載されている。後者の文献には、フィ
ン状構造のキャパシタや王冠状構造のキャパシタが開示
されている。

【０００６】一方、半導体装置はその製造の最終段階で
バーン・イン・テスト等によるスクリーニングが行わ
れ、良品と不良品の選別がなされる。バーン・イン・テ
ストの一例としては、特開平５−５４６４０号公報に記
載された技術が知られている。この文献には、外部から
の複数の制御信号が所定のレベル関係になったとき１パ
ルスの判定信号を発生するモード・判定回路を設け、こ
の判定信号によりすべてのビット線をデータ入出力線と
接続する一括選択回路を設ける例が開示されている。

【０００７】他方、特開平５−２８２８８５号公報に
は、メモリセルを選択する為の複数のワード線を一本置
きに一括して選択する回路と、メモリセルを選択する為
の複数のビット線を一本置きに一括して選択する回路
と、メモリセルアレイとにより構成した半導体記憶装置
が開示されている。この半導体記憶装置は、メモリセル
のスクリーニングの際に必要なメモリセルアレイに対す
る市松模様のパターンの書き込みを数回のメモリアクセ
スで実現でき、スクリーニング時の効率向上が図られて
いる。この構成でも特定のメモリセルを論理レベル
“１”に設定したとき、周囲縦，横，斜めに位置するメ
モリセルを全て論理レベル“０”にすることはできな
い。

【０００８】

【発明が解決しようとする課題】本出願人においては、
ＤＲＡＭ製造におけるウエハ状態で行うバーインテスト
において、メモリセルのゲート酸化膜，ゲート・ドレイ
ン間，ゲート・ソース間，ソース・ドレイン間等にスト
レスを印加させている。そして、その後に行う機能検査
（ファンクションテスト）によって製品の良否を検査し
ている。

【０００９】本発明者はメモリセル部分の不良内容につ
いて分析検討した結果、王冠構造の情報蓄積用容量素子
では、その製造段階において隣接するメモリセルとの間
でショート不良が発生することがあることを突き止め
た。図１１はメモリセルにおける王冠構造の情報（電
荷）蓄積用容量素子Ｃの配列状態を示す模式図である。
円Ａで囲んだ部分にショート不良を発生するショート発
生体６０が存在している。このショート発生体６０は、
情報蓄積用容量素子を製造する段階での電極（下部電
極）形成時の導体層のエッチング不良によるエッチング
残り部またはショートを引き起こす異物の付着によるも
のであることが分析の結果判明した。

【００１０】図１２はエッチング残り部６１がある状態
のメモリセル部分の断面図であり、図１３は異物６２が
存在する状態のメモリセル部分の断面図である。これら
の図は、層間絶縁膜１６上に隣接して情報（電荷）蓄積
用容量素子Ｃが配置形成された状態を示す一部の図であ
る。

【００１１】即ち、情報蓄積用容量素子Ｃは層間絶縁膜
１６上に形成される下部電極１９と、この下部電極１９
上に形成される容量絶縁膜２２と、この容量絶縁膜２２
上に形成される上部電極２３とからなっている。前記容
量絶縁膜２２は、例えば、下部電極１９上に形成される
酸化防止膜２０と、この酸化防止膜２０上に形成される
多結晶酸化物誘電体膜２１で形成されている。下部電極
１９は層間絶縁膜１６に貫通状態で形成された導電プラ
グ１８を介して図示しない導電プラグに接続されてい
る。この導電プラグはメモリセル選択用電界効果トラン
ジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Fi
eld Effect Transistor）Ｑのソース領域またはドレイ
ン領域として機能するｎ型半導体領域に電気的に接続さ
れている。

【００１２】図１２は、下部電極１９を形成する際、下
部電極１９を形成するための導体層の選択的エッチング
が適正に行えず、隣り合う情報蓄積用容量素子Ｃ間でエ
ッチング残り部６１が発生した場合である。

【００１３】また、図１３は、前記導体層の選択的エッ
チング後に隣接する情報蓄積用容量素子Ｃの下部電極１
９間に異物６２が付着したり、あるいは前記導体層を形
成する際導体層中に異物６２が混入して残留した結果発
生したものである。

【００１４】これらのショート不良は、通常のウエハ状
態でのバーインテストでは検出することができない。即
ち、ウエハ状態でのバーインテストでは、ストレージノ
ード（蓄積容量のメモリセル選択用電界効果トランジス
タＱの情報蓄積用容量素子Ｃに接続される電極）に電圧
ストレスを印加することができないことから、これらエ
ッチング残りや異物付着等によるショート不良の有無を
判定することができない。

【００１５】また、前述の従来のバーインテスト用の回
路を有する半導体装置は、回路構成が複雑でトランジス
タの使用数が大きくなり、半導体装置が大型化し、半導
体装置の製造コスト低減が図り難い。

【００１６】本発明の目的は、ショート不良を含む隣接
する情報蓄積用容量素子Ｃ間の不良検出を簡素な選択的
高電位印加回路を用いて検出できる半導体装置を提供す
ることにある。

【００１７】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述及び添付図面からあきらか
になるであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００１９】（１）並列に行方向に沿って配置される複
数のワード線と、前記ワード線に直交する列方向に沿っ
て配置される複数のビット線と、前記ワード線と前記ビ
ット線が交差する部分に設けられるメモリセルとからな
るメモリセルアレイを有し、前記メモリセルは王冠構造
の情報蓄積用容量素子と、前記情報蓄積用容量素子に直
列に接続されるメモリセル選択用ＭＩＳＦＥＴで構成さ
れてなる半導体装置であって、前記ビット線に接続され
かつ前記１列置きのメモリセルを一括選択して高電位に
設定し隣の列のメモリセルを低電位に設定できる外部印
加用回路を有することを特徴とする。

【００２０】前記（１）の手段によれば、（ａ）簡素な
外部印加用回路を用いてメモリセルを１列置きに一括選
択して１列置きのメモリセルを高電位に設定し、隣の列
のメモリセルを低電位に設定できることから、この電位
印加によってエッチング残り部や異物に起因する不良箇
所をショート状態にすることができるため、この高電位
印加後に各半導体装置の機能検査を行った場合、不良メ
モリセルを容易に検出することができる。

【００２１】（ｂ）本発明の半導体装置は、簡素な外部
印加用回路を有するものであることから、回路を構成す
るトランジスタの数が少なくなり、半導体装置の面積が
小さくなる。従って半導体装置の製造において、一枚の
ウエハから取得する半導体装置の数も多くなり、半導体
装置の製造コストを軽減することができる。

【００２２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。

【００２３】（実施形態１）図１乃至図１０は本発明の
一実施形態（実施形態１）である半導体装置（ＤＲＡ
Ｍ）とメモリセルの良否検出に係わる図である。

【００２４】ここで、先に本実施形態１の外部印加用回
路が組み込まれるＤＲＡＭのメモリセルアレイについて
説明する。

【００２５】図２は本発明の実施形態１であるＤＲＡＭ
（半導体チップ）の模式的平面図であり、図３はＤＲＡ
Ｍの平面レイアウト図である。図４はＤＲＡＭの等価回
路図であり、図５はＤＲＡＭの模式的断面図である。

【００２６】本実施形態のＤＲＡＭ５０は、図３に示す
ように、Ｘ方向及びＹ方向に沿って多数のメモリアレイ
２５Ａがマトリックス状に配置された４つのメモリアレ
イ群２５を有する構成になっている。Ｘ方向に沿って互
いに隣接するメモリアレイ２５Ａの間にはセンスアンプ
回路ＳＡが配置されている。メモリアレイ群２５で挾ま
れた領域２６には、ワードドライバ回路（図４に示すＷ
Ｄ）、ビット線選択回路等の制御回路や、入出力回路、
ボンディングパッド６５（図２参照）等が配置されてい
る。

【００２７】メモリアレイ２５Ａは、図４に示すよう
に、マトリックス状に配置された複数のワード線ＷＬ
（Ｙ方向〔行方向〕に沿って延在）と、このワード線Ｗ
Ｌに直交（Ｘ方向〔列方向〕）に沿って延在するビット
線ＢＬ（データ線）と、これらの交差部に配置された複
数のメモリセルＭ等を有する構成になっている。１ビッ
トの情報を記憶する１つのメモリセルＭは、１つの情報
蓄積用容量素子Ｃとこれに直列に接続された１つのメモ
リセル選択用電界効果トランジスタＱとを有する構成に
なっている。メモリセル選択用電界効果トランジスタＱ
を構成する一対の半導体領域のうち何れか一方はビット
線ＢＬと電気的に接続され、他方は電荷蓄積用容量素子
Ｃと電気的に接続されている。ワード線ＷＬの一端はワ
ードドライバ回路ＷＤに接続され、ビット線ＢＬの一端
はセンスアンプ回路ＳＡに接続されている。

【００２８】このメモリセルアレイは相補性ビットライ
ン構成（ＢＬ，／ＢＬ）になっていて、対のビット線Ｂ
Ｌ，／ＢＬはイコライズ信号ＥＱ１と参照プリチャージ
電圧ＶＰＬとによって動作するイコライザＥＱに接続さ
れている。動作は以下の通りである。

【００２９】１．待機状態ではワード線ＷＬは０Ｖ、イ
コライズ信号ＥＱ１がＨレベルなので各ビット線はＶＰ
Ｌ（Ｖcc／２）レベルにプリチャージされている。ま
た、イコライズ信号ＥＱ２もＨレベルなのでＳＡＮとＳ
ＡＰは共にＶＰＬレベルになっている。

【００３０】２．イコライズ信号ＥＱ１がＬレベルにな
って各ビット線はＶＰＬの電位を保ったままフローティ
ング状態になる。

【００３１】３．外部から与えられた行アドレスに従っ
て１本のワード線（例えばＷＬ０）を選択する。これに
よって、選択されたワード線に接続されているメモリセ
ルＭの電子がビット線ペアの片側（ＢＬ側）に読み出さ
れ、例えばメモリセルが“０”を記憶していたとすれ
ば、ＢＬの電位は微小電位ΔＶだけ変化する。このとき
／ＢＬの電圧はＶＰＬのままである。

【００３２】４．ＳＡＮの電位を徐々に下げてｎチャネ
ルセンスアンプを活性化し、ＢＬ，／ＢＬ間の電位差を
増幅する。この例の場合、ＢＬの電位が徐々に下がり、
／ＢＬの電位はあまり変化しない。

【００３３】５．ＢＬ，／ＢＬの電位がある程度大きく
なったところで、急速にＳＡＮを０Ｖに、ＳＡＰを比較
的早くＶccにしてｐチャネルセンスアンプを活性化す
る。これによってＢＬは０Ｖまで放電され、／ＢＬはＶ
ccまで充電されてセンス動作が完了する。そして、メモ
リセルにはあらためて０Ｖ（“０”）が書き込まれる。
これでメモリセルに蓄えられていたデータが再生された
ことになる（再書き込み、リフレッシュ）。

【００３４】６．データをデータ出力端子へ読み出す際
には、センス動作完了後に列デコーダによって外部から
与えられた列アドレスに対応するＩ／ＯゲートＹ−ＳＷ
を開き、Ｉ／Ｏ線ＤＡＴＡ，／ＤＡＴＡを介して読み出
す。

【００３５】７．データ入力端子に印加された入力デー
タを書き込む際には、Ｉ／Ｏ線ＤＡＴＡ，／ＤＡＴＡを
介して対応するセンスアンプを強制的に反転させること
によってメモリセルのデータを書き替える。

【００３６】８．読み出しあるいは書き込みの動作が終
了するとワード線を立ち下げて、メモリセルを保持状態
にする。

【００３７】９．ＥＱ１をＨにし、ビット線ペア間（Ｂ
Ｌ，／ＢＬ）をショートしてイコライズを行いビット線
をＶＰＬの電位にする。この間、ＳＡＮ，ＳＡＰもＥＱ
２をＨにしてＶＰＬレベルにする。

【００３８】次に、メモリセルＭの具体的な構成につい
て図５を参照しながら説明する。メモリセルＭのメモリ
セル選択用電界効果トランジスタＱは、例えば比抵抗が
１０Ωcm程度の単結晶シリコンからなるｐ型半導体基板
１の主面の素子形成領域に形成されている。素子形成領
域はｐ型半導体基板１の主面の素子分離領域で周囲を規
定されている。素子形成領域にはｎ型ウエル領域５及び
ｐ型ウエル領域６が形成されている。素子分離領域には
溝２が形成され、この溝２内には例えば酸化シリコン膜
からなる絶縁膜４が埋め込まれている。

【００３９】メモリセル選択用電界効果トランジスタＱ
は、主に、チャネル形成領域として使用されるｐ型ウエ
ル領域６、ゲート絶縁膜７、ワード線ＷＬと一体化され
たゲート電極８、ソース領域又はドレイン領域として機
能する一対のｎ型半導体領域（不純物拡散領域）１０及
び一対のｎ型半導体領域１２等を有する構成になってい
る。一対のｎ型半導体領域１０はゲート電極８及びゲー
ト電極８上に設けられたキャップ絶縁膜９に対して自己
整合で形成され、一対のｎ型半導体領域１２はゲート電
極８の側壁に設けられたサイドウォールスペーサ１１に
対して自己整合で形成されている。一対のｎ型半導体領
域１０は一対のｎ型半導体領域１２よりも低い不純物濃
度で形成されている。即ち、メモリセル選択用電界効果
トランジスタＱは、ドレイン領域のチャネル形成領域側
の一部分が他の部分よりも低不純物濃度に設定されたＬ
ＤＤ（Lightly Doped Drain ）構造で構成されている。

【００４０】ゲート絶縁膜７は例えば酸化シリコン膜で
形成され、ゲート電極８は例えば抵抗値を低減する不純
物として燐（Ｐ）が導入された多結晶シリコン膜で形成
されている。キャップ絶縁膜９及びサイドウォールスペ
ーサ１１は、例えば絶縁膜４に対して選択性を有する窒
化シリコン膜で形成されている。

【００４１】一対のｎ型半導体領域１２のうちの一方の
ｎ型半導体領域１２は、その上層の層間絶縁膜１３の表
面から裏面に到達する接続孔１４Ａ内に埋め込まれた導
電プラグ１５を介して、層間絶縁膜１３の表面上を延在
するビット線ＢＬと電気的に接続されている。

【００４２】メモリセルＭの電荷蓄積用容量素子Ｃは、
ビット線ＢＬの上層に形成された層間絶縁膜１６上に配
置されている。即ち、ＤＲＡＭはビット線ＢＬの上部に
情報蓄積用容量素子Ｃを配置したＣＯＢ構造で構成され
ている。

【００４３】情報蓄積用容量素子Ｃは、下部電極１９、
容量絶縁膜２２、上部電極２３等を有する構成になって
いる。下部電極１９は、例えば抵抗値を低減する不純物
として燐（Ｐ）が導入された多結晶シリコン膜で形成さ
れている。上部電極２３は、例えばチタンナイトライド
（ＴｉＮ）膜で形成されている。容量絶縁膜２２は、例
えば下部電極１９上に形成された酸化防止膜２０及びこ
の酸化防止膜２０上に形成された多結晶酸化物誘電体膜
２１を有する積層膜で形成されている。酸化防止膜２０
は、例えば酸窒化シリコン（ＳｉＯＮ）膜で形成されて
いる。多結晶酸化物誘電体膜２１は、例えば単層の酸化
タンタル（ＴａｘＯｙ）膜で形成されている。

【００４４】下部電極１９は、層間絶縁膜１６の表面か
ら裏面に到達する接続孔１７の内部に埋め込まれた導電
プラグ１８及び層間絶縁膜１３の表面から裏面に到達す
る接続孔１４Ｂの内部に埋め込まれた導電プラグ１５を
介して、一対のｎ型半導体領域１２のうちの他方のｎ型
半導体領域１２と電気的に接続されている。

【００４５】ＤＲＡＭの読み出し動作は、ワード線ＷＬ
を高電圧にしてメモリセル選択用電界効果トランジスタ
Ｑを「ＯＮ状態」にし、ビット線ＢＬで電荷蓄積用容量
素子Ｃの蓄積電荷量を検出することによって行われる。
書き込み動作はビット線ＢＬで電荷蓄積用容量素子Ｃに
電荷を蓄積することによって行われる。

【００４６】本実施形態１のＤＲＡＭにおいては、図１
２に示すエッチング残り部６１及び図１３に示す異物６
２によるショート不良箇所を検出するための外部印加用
回路が、図１に示すようにビット線（ＢＬ：データ線
Ｄ，／ＢＬ：データ線／Ｄ）に接続された構成になって
いる。

【００４７】外部印加用回路は、半導体チップにおける
バーインテスト時の電圧印加用パッド６６として、図
１，図２及び図７に示すように、パッドＡ，パッドＢ，
パッドＣと３個の端子を有する。図７は図６に示すウエ
ハ７０の一部を示す拡大図であり、ウエハ７０の主面に
形成された複数のＤＲＡＭを示す平面図である。

【００４８】前記各データ線Ｄ，／ＤにはＮチャンネル
型のＭＯＳＦＥＴ（ＱD,Ｑ/D）のドレイン電極が接続さ
れている。一方のＮＭＯＳ（ＱD ）のソース電極は前記
パッドＣに繋がる配線Ｌc に接続されている。また、他
方のＮＭＯＳ（Ｑ/D）のソース電極は前記パッドＢに繋
がる配線ＬB に接続されている。また、両方のＮＭＯＳ
（ＱD,Ｑ/D）のゲート電極は前記パッドＡに繋がる配線
ＬA に接続されている。これらＮＭＯＳ（ＱD,Ｑ/D）は
電圧印加用スイッチＳＷを構成している。

【００４９】前記配線ＬA には直列に３個インバータ
（Ｉ1,Ｉ2,Ｉ3 ）が挿入接続されていて前記ＮＭＯＳ
（ＱD,Ｑ/D）のゲート電極に高電位又は低電位を印加す
るようになっている。前記インバータ（Ｉ1 ）とパッド
Ａとの間の配線ＬA のノードＦとＶccとの間にはノーマ
リオン状態のカスケード接続ＰＭＯＳ（ＱP1, ＱP2）が
挿入接続されている。このＰＭＯＳ（ＱP1, ＱP2）はプ
ルアップ抵抗と同じ働きをし、通常動作の電源投入時に
はＶcc側にプルーップし、パッドＡのノードＦをＶccに
固定する。なお、パッドＡにＶss（例えば、０Ｖ）を印
加した際、プルアップＰＭＯＳ（ＱP1, ＱP2）からの電
流が問題とならないように、ゲート長を充分大きくする
必要がある。

【００５０】配線ＬB 及び配線ＬC とグランドとの間に
はそれぞれＮＭＯＳ（ＱN1，ＱN2）が接続されている。
これらＮＭＯＳ（ＱN1，ＱN2）のゲート電極は前記イン
バータ（Ｉ2 ）とインバータ（Ｉ3 ）との間の配線ＬA
のノードＫに接続されている。

【００５１】つぎに、ＤＲＡＭの電気特性検査について
説明する。この検査では通常行われるバーインテストの
前にメモリセルに選択的に高電位を掛ける加速試験によ
ってショート不良箇所を明瞭にしようとするものであ
る。即ちテストは、図８のフローチャートに示すよう
に、ステップ１０１（Ｓ１０１）の開始により始まり、
Ｓ１０２ではテストエントリ，Ｓ１０３ではストレス電
圧印加，Ｓ１０４ではファンクション試験と進み、Ｓ１
０５の終了で終了する。

【００５２】Ｓ１０１では、図６及び図７に示すウエハ
７０が用意される。その後、所定のＤＲＡＭ５０の所定
のボンディングパッド６５や電圧印加用パッド６６に測
定装置のプローブを接触させ、所定の電圧を印加するこ
とによって各種の特性試験を行う。

【００５３】プローブを電圧印加用パッド６６（パッド
Ａ，パッドＢ，パッドＣ）に接触させた初期状態では、
パッドＡにはＶccが印加される。パッドＡに高電位が印
加されることにより、３個のインバータ（Ｉ1,Ｉ2,Ｉ3
）によって各電圧印加用スイッチＳＷはオフ状態にな
る。この際、ノーマリオン状態のカスケード接続ＰＭＯ
Ｓ（ＱP1，ＱP2）は、プルアップ抵抗と同様の動作をし
てノードＦをＶccに固定する。

【００５４】テスト開始前では、同時にパッドＢ，パッ
ドＣにＶssを印加し、ＮＭＯＳ（ＱN1，ＱN2）の働きで
電圧印加用スイッチＳＷを構成するＮＭＯＳ（ＱD,Ｑ/
D）のソース電極の電位がフローティングとならないよ
うに固定する。

【００５５】Ｓ１０２のテストエントリでは、パッドＡ
をＶssに固定し、電圧印加用スイッチＳＷ（ＮＭＯＳ
〔ＱD,Ｑ/D〕）をオン状態にする。パッドＢ，パッドＣ
はＶss固定からフローティング状態となるため、外部か
らの電圧印加が可能になる。

【００５６】そこで、パッドＢ，パッドＣにストレス電
圧を印加する（Ｓ１０３）。例えば、パッドＣにＶccを
印加し、パッドＢにＶssを印加する。この結果、一本置
きのデータ線Ｄは一括して選択されてＶcc（高電位）に
なり、その隣の列となるデータ線／ＤはＶss（低電位）
になる。この電圧印加は数秒の間行われ、不良メモリセ
ルの不良状態を加速進行させて完全に不良化させる。

【００５７】図９はメモリセルにおけるHigh電位ノード
及びLow 電位ノードと、それらの間のストレス方向を示
す模式図である。注目ノードは太い楕円で示してある。
一本置きにHigh電位ノードとなり、そのHigh電位ノード
の隣のノードはLow 電位ノードとなっている。このHigh
電位ノード及びLow 電位ノードは、図５において二つ並
んで示された情報（電荷）蓄積用容量素子Ｃの一方の下
部電極１９と他方の下部電極１９である。従って、図１
２に示すエッチング残り部６１や図１３に示す異物６２
が存在する不良メモリセルが存在する場合、これら不良
メモリセルは、電圧印加によって加速進行し、図１０に
示すように、隣接する二つのメモリセルは共に低電位の
不良化したメモリセルになる。同図で黒く塗ったメモリ
セル部分が不良化したメモリセルとなる。

【００５８】この不良化したメモリセルはＳ１０４のフ
ァンクション試験で確実に検出することができる。ファ
ンクション試験がＤＲＡＭの電気特性検査が終了する。
なお、メモリセルの不良の有無以外の試験についてはそ
の説明を省略する。

【００５９】本実施形態１によれば、（１）本実施形態
１の半導体装置（ＤＲＡＭ５０）は、簡素な外部印加用
回路を用いてメモリセルを１列置きに一括選択して１列
置きのメモリセルを高電位に設定し、隣の列のメモリセ
ルを低電位に設定できることから、この電位印加によっ
てエッチング残り部や異物に起因する不良箇所をショー
ト状態にすることができるため、この高電位印加後に各
半導体装置の機能検査を行った場合、不良メモリセルを
容易に検出することができる。

【００６０】（２）本実施形態１のＤＲＡＭ５０は、簡
素な外部印加用回路を有するものであることから、回路
を構成するトランジスタの数が少なくなり、ＤＲＡＭ５
０の面積が小さくなる。従ってＤＲＡＭ５０の製造にお
いて、一枚のウエハから取得するＤＲＡＭ５０（半導体
チップ）の数も多くなり、半導体装置（ＤＲＡＭ５０）
の製造コストを軽減することができる。

【００６１】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。

【００６２】以上において本発明をＤＲＡＭに適用した
例について説明したが、本発明は他の半導体装置に対し
ても適用でき同様の効果を有する。本発明は、容量素子
を含む回路構成のデジタル回路又はアナログ回路を有す
る半導体集積回路装置に適用することができる。また、
本発明は、容量素子を含むＤＲＡＭ、ＳＲＡＭ、フラッ
シュメモリ等の記憶回路を有する半導体集積回路装置に
適用することができる。

【００６３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００６４】（１）ショート不良を含む隣接する情報蓄
積用容量素子Ｃ間の不良検出を簡素な選択的高電位印加
回路を用いて検出できる。

【００６５】（２）簡素な外部印加用回路付きの半導体
装置は、外部印加用回路を構成するトランジスタの数を
少なくでき半導体装置の面積を小さくできる。従って半
導体装置の製造において、一枚のウエハから取得する半
導体装置の数も多くなり、半導体装置の製造コストを軽
減することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態（実施形態１）である半導
体装置の一部の回路図である。

【図２】本実施形態１の半導体装置（半導体チップ）を
示す模式的平面図である。

【図３】前記半導体チップの模式的平面図である。

【図４】本発明の実施形態１であるＤＲＡＭの等価回路
図である。

【図５】本発明の実施形態１であるＤＲＡＭの模式的断
面図である。

【図６】本実施形態１の半導体装置が形成されたウエハ
を示す模式的平面図である。

【図７】前記ウエハ状態での半導体装置部分を示す模式
的平面図である。

【図８】本実施形態１の半導体装置のテスト方法を示す
フローチャートである。

【図９】前記テストにおける電圧ストレス印加状態を示
す模式図である。

【図１０】前記テストにおける電圧ストレス印加後のメ
モリセルの状態を示す模式図である。

【図１１】情報蓄積用容量素子Ｃの電極間のショート不
良状態を示すメモリセルの一部の模式的平面図である。

【図１２】エッチング残りによるショート不良状態を示
す容量部分の模式的断面図である。

【図１３】異物付着によるショート不良状態を示す容量
部分の模式的断面図である。

【符号の説明】

１…ｐ型半導体基板、２…溝、３…絶縁膜、４…絶縁
膜、５…ｎ型ウエル領域、６…ｐ型ウエル領域、７…ゲ
ート絶縁膜、８…ゲート電極、９…キャップ絶縁膜、１
０…ｎ型半導体領域、１１…サイドウォールスペーサ、
１２…ｎ型半導体領域、１３…層間絶縁膜、１４Ａ，１
４Ｂ…接続孔、１５…導電プラグ、１６…層間絶縁膜、
１７…接続孔、１８…導電プラグ、１９…下部電極、２
０…酸化防止膜、２１…多結晶酸化物誘電体膜、２２…
容量絶縁膜、２３…上部電極、２５…メモリアレイ群、
２５Ａ…メモリアレイ、２６…領域、５０…ＤＲＡＭ、
６０…ショート発生体、６１…エッチング残り部、６２
…異物、６５…ボンディングパッド、６６…電圧印加用
パッド、７０…ウエハ、Ｃ…電荷蓄積用容量素子、Ｆ，
Ｋ…ノード、Ｉ1,Ｉ2,Ｉ3…インバータ、ＬA，ＬB，ＬC
…配線、Ｍ…メモリセル、Ｑ…メモリセル選択用電界効
果トランジスタ、ＱP1, ＱP2…ＰＭＯＳ、ＱD,Ｑ/D…Ｎ
ＭＯＳ、ＱN1，ＱN2…ＮＭＯＳ、ＱP1，ＱP2…ＰＭＯ
Ｓ、ＳＷ…電圧印加用スイッチ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA07 AA15 BA15 CA07 EA04 5F083 AD21 AD48 GA30 LA03 LA10 LA12 MA06 MA17 MA20 ZA20 5L106 AA01 DD36 EE02

Claims (1)

【特許請求の範囲】
1. 【請求項１】 並列に行方向に沿って配置される複数の
   ワード線と、前記ワード線に直交する列方向に沿って配
   置される複数のビット線と、前記ワード線と前記ビット
   線が交差する部分に設けられるメモリセルとからなるメ
   モリセルアレイを有し、前記メモリセルは王冠構造の情
   報蓄積用容量素子と、前記情報蓄積用容量素子に直列に
   接続されるメモリセル選択用ＭＩＳＦＥＴで構成されて
   なる半導体装置であって、前記ビット線に接続されかつ
   前記１列置きのメモリセルを一括選択して高電位に設定
   し隣の列のメモリセルを低電位に設定できる外部印加用
   回路を有することを特徴とする半導体装置。