JPH0766673B2 - 事前充電回路 - Google Patents
事前充電回路Info
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- JPH0766673B2 JPH0766673B2 JP10782386A JP10782386A JPH0766673B2 JP H0766673 B2 JPH0766673 B2 JP H0766673B2 JP 10782386 A JP10782386 A JP 10782386A JP 10782386 A JP10782386 A JP 10782386A JP H0766673 B2 JPH0766673 B2 JP H0766673B2
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- transistor
- voltage divider
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- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 本発明は、特にプログラム可能なセルを有する、メモリ
システムのワードラインのための事前充電回路に関す
る。
システムのワードラインのための事前充電回路に関す
る。
周知のように、高密度プログラム可能メモリにおいて
は、読出しに必要な時間の大部分は、選択されたワード
ラインを、関連するメモリセルが十分な電流を導いて読
出し増幅器をトリップさせることができるようになるレ
ベルまで持ってゆくのに利用される。
は、読出しに必要な時間の大部分は、選択されたワード
ラインを、関連するメモリセルが十分な電流を導いて読
出し増幅器をトリップさせることができるようになるレ
ベルまで持ってゆくのに利用される。
これは主として、特にワードラインとして利用された材
料がポリシリコンである場合、関連する抵抗および容量
が高いものであることを特徴とする、ワードライン沿い
の信号伝搬時間が長いためである。
料がポリシリコンである場合、関連する抵抗および容量
が高いものであることを特徴とする、ワードライン沿い
の信号伝搬時間が長いためである。
特に、メモリシステムを該システムの全回路が不動作に
なっている予備条件から、データを読出すために作動で
きる条件へ導くチップ作動信号によってもたらされるア
クセスタイムは長くなっている。
なっている予備条件から、データを読出すために作動で
きる条件へ導くチップ作動信号によってもたらされるア
クセスタイムは長くなっている。
特に、予備条件からの出力において、メモリセルへのア
クセスタイムを低減するために予備位相の間、メモリの
電源電圧（Vcc）ですべてのワードラインを事前に充電
し、一方、読出し位相では、高い動作電圧を保持する指
示されたもの以外のすべてのワードラインがアースされ
ることが考えられていた。この場合、正しい読出しを得
る前に、選択されたもの以外のすべてのワードライン
が、未使用のセルの閾値より低い電圧値以下に低下しな
ければならない。
クセスタイムを低減するために予備位相の間、メモリの
電源電圧（Vcc）ですべてのワードラインを事前に充電
し、一方、読出し位相では、高い動作電圧を保持する指
示されたもの以外のすべてのワードラインがアースされ
ることが考えられていた。この場合、正しい読出しを得
る前に、選択されたもの以外のすべてのワードライン
が、未使用のセルの閾値より低い電圧値以下に低下しな
ければならない。
この解決法は、多くの点で許容され得るが、特に高密度
メモリに適用される場合に、下記の事項を含む幾つかの
欠点を有している。それはすなわち、（１）すべてのワ
ードラインの整流に関連する電流過度によってアースし
た電源ラインに雑音をもたらすことがある。（２）メモ
リシステムの基板とワードラインを結合する容量によっ
て整流中、基板電圧を降下させ、その結果、該基板に結
合された全接続点が多少重大な妨害を受けやすい。
（３）ワードラインがすべて一度に転流する場合、基板
の抵抗はワードラインの放電時間に対してかなりの寄与
をし、実際前記ワードラインは回路RCとして配列される
ことができ、該回路においてはＲは、ワードラインを構
成するポリシリコン製ストリップの抵抗プラス基板なら
びに基板アース接点の抵抗の並列に等しくなっており、
そしてＣは基板へのすべてのワードラインの容量の和と
なっており、かつ、関連する容量値（0.5nF）を与えら
れると、基板の抵抗は明らかに無視することはできな
い。さらに（４）すべてのワードラインと、ビットライ
ンを構成するドーピングストリップＮとの容量性結合に
よって、予備位相の出力中、前記ビットラインを、アー
スに関して負の電位に押しやる。従って、接合Ｎ−Ｐ
（基板）は直接に分極されることができ、基板における
少数キャリヤの注入を生じさせ、それと共に、ビットラ
イン（Ｎ），基板（Ｐ）およびいずれの近くの接合Ｎに
よって形成された二極パラサイトを導通させるという危
険が生ずる。
メモリに適用される場合に、下記の事項を含む幾つかの
欠点を有している。それはすなわち、（１）すべてのワ
ードラインの整流に関連する電流過度によってアースし
た電源ラインに雑音をもたらすことがある。（２）メモ
リシステムの基板とワードラインを結合する容量によっ
て整流中、基板電圧を降下させ、その結果、該基板に結
合された全接続点が多少重大な妨害を受けやすい。
（３）ワードラインがすべて一度に転流する場合、基板
の抵抗はワードラインの放電時間に対してかなりの寄与
をし、実際前記ワードラインは回路RCとして配列される
ことができ、該回路においてはＲは、ワードラインを構
成するポリシリコン製ストリップの抵抗プラス基板なら
びに基板アース接点の抵抗の並列に等しくなっており、
そしてＣは基板へのすべてのワードラインの容量の和と
なっており、かつ、関連する容量値（0.5nF）を与えら
れると、基板の抵抗は明らかに無視することはできな
い。さらに（４）すべてのワードラインと、ビットライ
ンを構成するドーピングストリップＮとの容量性結合に
よって、予備位相の出力中、前記ビットラインを、アー
スに関して負の電位に押しやる。従って、接合Ｎ−Ｐ
（基板）は直接に分極されることができ、基板における
少数キャリヤの注入を生じさせ、それと共に、ビットラ
イン（Ｎ），基板（Ｐ）およびいずれの近くの接合Ｎに
よって形成された二極パラサイトを導通させるという危
険が生ずる。
これらの欠点のために、若干の製造業者はアクセスタイ
ムで得られる関連利益を捨てて、ワードラインを事前に
充電することを回避して来た。
ムで得られる関連利益を捨てて、ワードラインを事前に
充電することを回避して来た。
本発明の目的は、事前充電システムを、プログラム可能
なセルメモリのワードラインのための、さらにアクセス
速度に関する事前充電の利益を保証し、前述の負の効果
を最低に低減するような他の型式のメモリにまで拡張し
得る、事前充電システムを完成することである。
なセルメモリのワードラインのための、さらにアクセス
速度に関する事前充電の利益を保証し、前述の負の効果
を最低に低減するような他の型式のメモリにまで拡張し
得る、事前充電システムを完成することである。
前記目的を達成するための本発明の事前充電回路は、浮
遊ゲートを備えた不揮発性メモリセル用の電源端子とワ
ードラインとの間に接続された充電素子と、前記ワード
ラインに接続された第１の電極と接地電圧に接続された
第２の電極を有する事前充電トランジスタと、から成る
分圧器を、各々のワードラインに備えた不揮発性メモリ
デバイス内のメモリセルのワードライン用の事前充電回
路であって、前記事前充電トランジスタは、前記不揮発
性メモリセルと同じ閾値電圧、チャネル長、チャネル
幅、及びゲート酸化物層の厚さを有していることを特徴
とするものである。
遊ゲートを備えた不揮発性メモリセル用の電源端子とワ
ードラインとの間に接続された充電素子と、前記ワード
ラインに接続された第１の電極と接地電圧に接続された
第２の電極を有する事前充電トランジスタと、から成る
分圧器を、各々のワードラインに備えた不揮発性メモリ
デバイス内のメモリセルのワードライン用の事前充電回
路であって、前記事前充電トランジスタは、前記不揮発
性メモリセルと同じ閾値電圧、チャネル長、チャネル
幅、及びゲート酸化物層の厚さを有していることを特徴
とするものである。
換言すれば、本発明はメモリのワードラインへの供給の
ために、事前充電システムに現在指摘されている欠点を
回避しながら、信号のアクセスタイムを制限するよう
な、低減した値の事前充電電圧を与えるのである。
ために、事前充電システムに現在指摘されている欠点を
回避しながら、信号のアクセスタイムを制限するよう
な、低減した値の事前充電電圧を与えるのである。
同時に、メモリセルのそれと同様な特性を有する事前充
電トランジスタを有する分圧器を利用することによっ
て、そうでなければ広範囲のセル特性の変化によるであ
ろうが、最適の事前充電電圧の判定上起り得る不正確、
不確定さを回避している。
電トランジスタを有する分圧器を利用することによっ
て、そうでなければ広範囲のセル特性の変化によるであ
ろうが、最適の事前充電電圧の判定上起り得る不正確、
不確定さを回避している。
次に図面を参照すると、C1−Cnは所定のワードラインWL
に関連する、浮遊ゲートを備えた不揮発性メモリセルを
示し、各ワードラインは、それぞれのビットラインBL1
−BLnを介して、電圧Ｖを供給されることができる。
に関連する、浮遊ゲートを備えた不揮発性メモリセルを
示し、各ワードラインは、それぞれのビットラインBL1
−BLnを介して、電圧Ｖを供給されることができる。
ワードラインWLは、充電トランジスタT1および事前充電
トランジスタT3から成る分圧器の中間接続点を構成する
のであるが、前者（T1）は電圧Vccを有する電源端子と
ワードラインとの間に位置し、後者（T3）は前記ワード
ラインとアースとの間に位置している。トランジスタT3
は、メモリのセルC1−Cnのそれと同様な電気的特性（浮
遊ゲートの下にチャネルを形成するのに、制御ゲートに
印加されるべき閾電圧が同じである特性）を有し、更
に、メモリセルC1−Cnのそれらと同様な幾何学的特性
（浮遊ゲートと基板の間のチャネル長とチャネル幅、及
びゲート酸化物層の厚さが同じである特性）を有するよ
うに選択される。
トランジスタT3から成る分圧器の中間接続点を構成する
のであるが、前者（T1）は電圧Vccを有する電源端子と
ワードラインとの間に位置し、後者（T3）は前記ワード
ラインとアースとの間に位置している。トランジスタT3
は、メモリのセルC1−Cnのそれと同様な電気的特性（浮
遊ゲートの下にチャネルを形成するのに、制御ゲートに
印加されるべき閾電圧が同じである特性）を有し、更
に、メモリセルC1−Cnのそれらと同様な幾何学的特性
（浮遊ゲートと基板の間のチャネル長とチャネル幅、及
びゲート酸化物層の厚さが同じである特性）を有するよ
うに選択される。
使用可能信号Ｓで示される転送トランジスタT2は、ワー
ドラインWLに関連して、メモリの活動サイクル中、トラ
ンジスタT3を排除する。
ドラインWLに関連して、メモリの活動サイクル中、トラ
ンジスタT3を排除する。
予備条件にあるメモリシステムにおいてこのように、Vc
cと０の間の中間の電圧で、ワードラインWLは事前充電
されるが、該中間の電圧は、事前充電電圧が高い場合に
みられる欠点を生ずることなく、信号の高アクセス速度
を保証する。該事前充電電圧は、未使用のセルに十分な
電流を伝導させるに不可欠の最低のものであるように選
択される。
cと０の間の中間の電圧で、ワードラインWLは事前充電
されるが、該中間の電圧は、事前充電電圧が高い場合に
みられる欠点を生ずることなく、信号の高アクセス速度
を保証する。該事前充電電圧は、未使用のセルに十分な
電流を伝導させるに不可欠の最低のものであるように選
択される。
トランジスタT3はメモリセルと同じ特性を有しており、
セルの相互コンダクタンスに影響を与えるパラメータに
よって事前充電電圧を変化させる。相互コンダクタンス
が増加する場合、トランジスタT3のそれも増加し、従っ
て事前充電電圧は低減する。また、その逆にセルの相互
コンダクタンスが減少する場合、トランジスタT3のそれ
も減少し、事前充電電圧は上昇する。
セルの相互コンダクタンスに影響を与えるパラメータに
よって事前充電電圧を変化させる。相互コンダクタンス
が増加する場合、トランジスタT3のそれも増加し、従っ
て事前充電電圧は低減する。また、その逆にセルの相互
コンダクタンスが減少する場合、トランジスタT3のそれ
も減少し、事前充電電圧は上昇する。
分圧器T1,T3を介する、電源電圧変化への事前充電電圧
の依存状態もまた低減される。
の依存状態もまた低減される。
トランジスタT2は、活動サイクル中、事前充電システム
からワードラインを分離する。それはすでに述べたよう
に、メモリチップの使用可能信号Ｓによって制御され
る。
からワードラインを分離する。それはすでに述べたよう
に、メモリチップの使用可能信号Ｓによって制御され
る。
ワードラインの抵抗が事前充電電圧を全ライン沿いに不
揃いにしていることに注目されたい。しかし、関連する
低電流を与えられているので、該差は問題とならない。
揃いにしていることに注目されたい。しかし、関連する
低電流を与えられているので、該差は問題とならない。
最後に、本発明による事前充電システムは、記憶された
データと読出しに利用されるあらゆる型式の読出し増幅
器に適応できるが、メモリセル電流が基準セル電流と同
程度であるような差動タイプのものに特に好適である。
一般に、２つのセルのゲートは、対称にするために、同
じワードラインによって供給されているので、この回路
によって、２つのセルは正確に同じ電圧で事前充電さ
れ、従って読出し増幅器の応答を改良するのである。
データと読出しに利用されるあらゆる型式の読出し増幅
器に適応できるが、メモリセル電流が基準セル電流と同
程度であるような差動タイプのものに特に好適である。
一般に、２つのセルのゲートは、対称にするために、同
じワードラインによって供給されているので、この回路
によって、２つのセルは正確に同じ電圧で事前充電さ
れ、従って読出し増幅器の応答を改良するのである。
添付図面は、本発明による事前充電回路の実施例を示す
ものであり、プログラム可能セルマトリックスを有する
メモリのワードラインに組合わせた事前充電回路の詳細
図である。 WL……メモリのワードライン、T1……充電トランジス
タ、T2……転送トランジスタ、T3……事前充電トランジ
スタ、C1−Cn……メモリセル。
ものであり、プログラム可能セルマトリックスを有する
メモリのワードラインに組合わせた事前充電回路の詳細
図である。 WL……メモリのワードライン、T1……充電トランジス
タ、T2……転送トランジスタ、T3……事前充電トランジ
スタ、C1−Cn……メモリセル。
Claims (4)
- 【請求項１】浮遊ゲートを備えた不揮発性メモリセル
（C1−Cn）用の電源端子（Vcc）とワードライン（WL）
との間に接続された充電素子（T1）と、前記ワードライ
ン（WL）に接続された第１の電極と接地電圧に接続され
た第２の電極を有する事前充電トランジスタ（T3）と、
から成る分圧器（T1,T3）を、各々のワードライン（W
L）に備えた不揮発性メモリデバイス内のメモリセルの
ワードライン用の事前充電回路であって、前記事前充電
トランジスタ（T3）は、前記不揮発性メモリセル（C1−
Cn）と同じ閾値電圧、チャネル長、チャネル幅、及びゲ
ート酸化物層の厚さを有していることを特徴とする事前
充電回路。 - 【請求項２】前記分圧器（T1,T3）が、前記ワードライ
ン（WL）と事前充電トランジスタ（T3）の第１の電極と
の間に接続されたそれぞれの分圧器活性化素子（T2）に
関連しており、メモリデバイスが動作状態にある時に、
この分圧器活性化素子（T2）は使用可能信号（Ｓ）によ
って制御され、前記分圧器（T1,T3）を非動作状態にす
ることを特徴とする特許請求の範囲第１項記載の事前充
電回路。 - 【請求項３】前記分圧器活性化素子（T2）が、ワードラ
イン（WL）に接続された第１の電極と、事前充電トラン
ジスタ（T3）の第１の電極に接続された第２の電極とを
有する転送トランジスタ（T2）であり、この転送トラン
ジスタ（T2）の制御電極が使用可能信号（Ｓ）によって
制御されることを特徴とする特許請求の範囲第２項記載
の事前充電回路。 - 【請求項４】前記充電素子（T1）が、電源端子（Vcc）
に接続された第１の電極と、前記ワードライン（WL）に
接続された第２の電極とを有する充電トランジスタ（T
1）であることを特徴とする特許請求の範囲第１項から
第３項までのいずれかに記載の事前充電回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8520688A IT1214607B (it) | 1985-05-14 | 1985-05-14 | Circuito di precarica per linee di riga di un sistema di memoria, in particolare a celle programmabili. |
| IT20688A/85 | 1985-05-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61260496A JPS61260496A (ja) | 1986-11-18 |
| JPH0766673B2 true JPH0766673B2 (ja) | 1995-07-19 |
Family
ID=11170590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10782386A Expired - Fee Related JPH0766673B2 (ja) | 1985-05-14 | 1986-05-13 | 事前充電回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4847811A (ja) |
| JP (1) | JPH0766673B2 (ja) |
| DE (1) | DE3615310C2 (ja) |
| FR (1) | FR2582135B1 (ja) |
| GB (1) | GB2175168B (ja) |
| IT (1) | IT1214607B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01502625A (ja) * | 1987-05-01 | 1989-09-07 | ディジタル イクイプメント コーポレーション | バックプレーンバス用のノード |
| KR910007646B1 (ko) * | 1987-05-01 | 1991-09-28 | 디지탈 이큅먼트 코오포레이숀 | 백플레인 버스 |
| US5003467A (en) * | 1987-05-01 | 1991-03-26 | Digital Equipment Corporation | Node adapted for backplane bus with default control |
| KR930000869B1 (ko) * | 1989-11-30 | 1993-02-08 | 삼성전자 주식회사 | 페이지 소거 가능한 플래쉬형 이이피롬 장치 |
| KR940005688B1 (ko) * | 1991-09-05 | 1994-06-22 | 삼성전자 주식회사 | 메모리 소자에 있어서 데이터 라인의 프리챠아지 자동 검사 장치 |
| KR100725980B1 (ko) | 2005-07-23 | 2007-06-08 | 삼성전자주식회사 | 비휘발성 메모리에 저장된 데이터를 독출하는 속도를개선할 수 있는 반도체 장치와 그 개선방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399736A (en) * | 1977-02-10 | 1978-08-31 | Toshiba Corp | Semiconductor memory unit |
| US4208730A (en) * | 1978-08-07 | 1980-06-17 | Rca Corporation | Precharge circuit for memory array |
| US4289982A (en) * | 1979-06-28 | 1981-09-15 | Motorola, Inc. | Apparatus for programming a dynamic EPROM |
| JPS5778695A (en) * | 1980-10-29 | 1982-05-17 | Toshiba Corp | Semiconductor storage device |
| JPS57100686A (en) * | 1980-12-12 | 1982-06-22 | Toshiba Corp | Nonvolatile semiconductor memory |
| JPH0746515B2 (ja) * | 1984-12-28 | 1995-05-17 | 日本電気株式会社 | デコ−ダ回路 |
| US4638459A (en) * | 1985-01-31 | 1987-01-20 | Standard Microsystems Corp. | Virtual ground read only memory |
-
1985
- 1985-05-14 IT IT8520688A patent/IT1214607B/it active
-
1986
- 1986-05-06 DE DE3615310A patent/DE3615310C2/de not_active Expired - Fee Related
- 1986-05-08 GB GB8611204A patent/GB2175168B/en not_active Expired
- 1986-05-13 JP JP10782386A patent/JPH0766673B2/ja not_active Expired - Fee Related
- 1986-05-14 FR FR868606928A patent/FR2582135B1/fr not_active Expired - Lifetime
-
1988
- 1988-01-13 US US07/144,696 patent/US4847811A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| IT1214607B (it) | 1990-01-18 |
| IT8520688A0 (it) | 1985-05-14 |
| US4847811A (en) | 1989-07-11 |
| GB8611204D0 (en) | 1986-06-18 |
| GB2175168A (en) | 1986-11-19 |
| FR2582135B1 (fr) | 1992-08-14 |
| GB2175168B (en) | 1989-07-05 |
| DE3615310A1 (de) | 1986-11-20 |
| JPS61260496A (ja) | 1986-11-18 |
| DE3615310C2 (de) | 1995-11-30 |
| FR2582135A1 (fr) | 1986-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |