TWI774364B - 能夠朝向布局邊緣形成寄生電容的半導體電容陣列布局 - Google Patents

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Abstract

一種半導體電容陣列布局能夠朝向布局邊緣形成寄生電容，以減少外圍的電容單元與內部的電容單元之間的電容差異。該半導體電容陣列布局包含一第一導電結構與一第二導電結構。第一導電結構包含：複數個縱向第一導電條位於一第一積體電路層；複數個橫向第一導電條位於一第二積體電路層，並與該些縱向第一導電條形成複數個井形結構。該些井形結構包含在電性上相連的外側井與內側井。該第二導電結構包含複數個第二導體位於該第一積體電路層且位於該些井形結構。該些第二導體包含在電性上不相連的外側導體與內側導體，其分別位於該些外側井與該些內側井。該些內側導體中最靠近該外側井者，與該些外側井形成寄生電容。

Description

能夠朝向布局邊緣形成寄生電容的半導體電容陣列布局
本發明是關於半導體電容陣列布局，尤其是關於能夠朝向布局邊緣形成寄生電容的半導體電容陣列布局。
一般的半導體積體電路通常為多層結構，一傳統的半導體電容陣列通常位於該多層結構的一單一金屬層中，該半導體電容陣列通常包含平行的多排電容單元包括相鄰的一第一排電容單元與一第二排電容單元。為了避免該第一排電容單元的上極板（下極板）與該第二排電容單元之下極板（上極板）的走線共同地形成寄生電容而使得電容值不精準（其中該第一排電容單元的上極板（下極板）與該走線平行，故它們相對應的面積較大），該第一排電容單元與該第二排電容單元之間的間距要拉大，但這會浪費電路面積。
另外，某些半導體電容陣列的電容單元的設計如圖1a所示，其中上極板110為一U形結構（包含縱向結構與橫向結構），下極板120為一條形結構。相較於一般成熟製程，在某些先進製程（例如：鰭式場效電晶體（FinFET）製程）中，該U形結構之橫向部分的寬度“W”與縱向部分的長度“L”的比例（W/L）會較大，以符合該先進製程的規範，如圖1b所示。由於一半導體電容陣列通常包含大量的電容單元，若該些電容單元之U形結構的比例（W/L）均放大，整體而言該半導體電容陣列會耗用大量的電路面積。請注意，圖1a-1b是用來顯示該U形結構的比例變化，而非該U形結構的實際大小。
再者，如圖2所示，一般的半導體電容陣列布局200包含有效電容單元（圖2中帶有標示“C”的電容單元）與仿製電容單元（圖2中帶有標示“D”的電容單元）。位於布局200之周圍的仿製電容單元短路在一起，以避免產生不必要的電容值。位於布局200內的有效電容單元中，鄰接仿製電容單元的有效電容單元不會與仿製電容形成寄生電容，僅會與其它有效電容單元形成寄生電容（如圖2的虛線所示），這使得鄰接仿製電容單元之一有效電容單元的整體電容值與未鄰接仿製電容單元之一有效電容單元的整體電容值之間存在差異，此差異會對某些應用（例如：電容性數位至類比轉換器（CDAC））造成不利影響（例如：電容值比例的偏差會導致CDAC的線性度下降）。
本揭露的目的之一在於提供一種能夠朝向布局邊緣形成寄生電容的半導體電容陣列布局，以避免先前技術的問題。
本揭露之半導體電容陣列布局的一實施例包含一第一導電結構與一第二導電結構。該第一導電結構包含M個縱向第一導電條與N個橫向第一導電條，其中該M為大於二的整數，該N為大於一的整數。該M個縱向第一導電條位於一第一積體電路層；N個橫向第一導電條位於一第二積體電路層；該N個橫向第一導電條經由複數個第一通孔耦接該M個縱向第一導電條，且與該M個縱向第一導電條共同地形成[(M-1)×(N-1)]個井形結構。該[(M-1)×(N-1)]個井形結構包含(N-1)個外側井與{[(M-2)×(N-1)]}個內側井，該(N-1)個外側井與該{[(M-2)×(N-1)]}個內側井在電性上相連。
承上所述，該第二導電結構包含[(M-1)×(N-1)]個第二導體位於該第一積體電路層，該[(M-1)×(N-1)]個第二導體分別位於該[(M-1)×(N-1)]個井形結構中，且包含(N-1)個外側第二導體與{[(M-2)×(N-1)]}個內側第二導體。該(N-1)個外側第二導體位於該(N-1)個外側井中，該{[(M-2)×(N-1)]}個內側第二導體位於該{[(M-2)×(N-1)]}個內側井中。該(N-1)個外側第二導體與該{[(M-2)×(N-1)]}個內側第二導體在電性上不相連。該M個縱向第一導電條與該N個橫向第一導電條用於一第一電壓的傳輸；該{[(M-2)×(N-1)]}個內側第二導體用於P種電壓的傳輸；該(N-1)個外側第二導體用於一預設電壓的傳輸或未用於任何電壓的傳輸；該第一電壓不同於該P種電壓的任一種，也不同於該預設電壓；該預設電壓不同於該P種電壓的任一種；該(N-1)外側井與該{[(M-2)×(N-1)]}個內側第二導體中最靠近該(N-1)個外側井的(N-1)個內側第二導體形成寄生電容。
本揭露之半導體電容陣列布局的另一實施例包含一主要（primary）結構與一外側電容結構。該主要電容結構包含一第一導電結構與一第二導電結構。該第一導電結構包含複數個縱向第一導電條與複數個橫向第一導電條；該複數個縱向第一導電條位於一第一積體電路層；該複數個橫向第一導電條位於一第二積體電路層，並經由複數個第一通孔耦接該複數個縱向第一導電條。該第二導電結構包含複數個縱向第二導電條與複數個橫向第二導電條；該複數個縱向第二導電條位於該第一積體電路層；該複數個橫向第二導電條位於該第二積體電路層，並經由複數個第二通孔耦接該複數個縱向第二導電條。該複數個縱向第一導電條與該複數個縱向第二導電條交替地設置於該第一積體電路層；該複數個橫向第一導電條與該複數個橫向第二導電條交替地設置於該第二積體電路層。
承上所述，該外側電容結構包含一第三導電結構與一第四導電結構。該第三導電結構包含複數個縱向第三導電條與複數個橫向第三導電條；該複數個縱向第三導電條位於該第一積體電路層；該複數個橫向第三導電條位於該第二積體電路層，並經由複數個第三通孔耦接該複數個縱向第三導電條。該第四導電結構包含複數個縱向第四導電條與複數個橫向第四導電條；該複數個縱向第四導電條位於該第一積體電路層；該複數個橫向第四導電條位於該第二積體電路層。該複數個縱向第三導電條與該複數個縱向第四導電條交替地設置於該第一積體電路層；該複數個橫向第三導電條與該複數個橫向第四導電條交替地設置於該第二積體電路層。
在上述實施例中，該第一導電結構與該第三導電結構在電性上相連，並用於一第一電壓的傳輸；該第二導電結構用於一第二電壓的傳輸；該第四導電結構用於一預設電壓的傳輸或未用於任何電壓的傳輸；該第一電壓不同於該第二電壓，也不同於該預設電壓；該預設電壓不同於該第二電壓；該第二導電結構與該第三導電結構形成該寄生電容。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本揭露的半導體電容陣列布局能夠避免先前技術之浪費電路面積的問題，避免先前技術之U形結構在先進製程下所帶來的問題，以及減少外圍的電容單元與內部的電容單元之間的電容差異。
圖3a顯示本發明之半導體電容陣列布局的一實施例。圖3a的半導體電容陣列布局300包含一第一導電結構與一第二導電結構。該第一導電結構包含M個縱向第一導電條310（亦即：圖3a中黑色的縱向長條）與N個橫向第一導電條320（亦即：圖3a中灰色的橫向長條），其中該M為大於二的整數（圖3a中，M=7），該N為大於一的整數（圖3a中，N=4）。該M個縱向第一導電條310位於一第一積體電路層，該N個橫向第一導電條320位於一第二積體電路層。該第一積體電路層與該第二積體電路層均為金屬層，且二金屬層之間沒有其它金屬層；然此並非本發明的實施限制。該N個橫向第一導電條320經由複數個第一通孔（亦即：圖3a中與灰色的橫向長條耦接的淺灰色方塊）耦接該M個縱向第一導電條310，且與該M個縱向第一導電條310共同地形成[(M-1)×(N-1)]個井形結構。該[(M-1)×(N-1)]個井形結構包含(N-1)個外側井與{[(M-2)×(N-1)]}個內側井，該(N-1)個外側井與該{[(M-2)×(N-1)]}個內側井在電性上相連。
請參閱圖3a。該第二導電結構包含[(M-1)×(N-1)]個第二導體（亦即：圖3a中白色的縱向長條、帶網點的縱向長條與帶網格的縱向長條），每個第二導體的形狀（例如：單一長/橫條、複數個長/橫條的組合、至少一長條與至少一橫條的組合、或方框）可視實施需求而定。該[(M-1)×(N-1)]個第二導體位於該第一積體電路層，且分別位於該[(M-1)×(N-1)]個井形結構中。該[(M-1)×(N-1)]個第二導體包含(N-1)個外側第二導體332與{[(M-2)×(N-1)]}個內側第二導體334、336。該(N-1)個外側第二導體332位於該(N-1)個外側井中。該{[(M-2)×(N-1)]}個內側第二導體334、336位於該{[(M-2)×(N-1)]}個內側井中，且每個內側第二導體與圍繞該內側第二導體的內側井在電性上隔絕（例如：被氧化物（未顯示於圖）隔絕）。
請參閱圖3a。該M個縱向第一導電條310與該N個橫向第一導電條320用於一第一電壓的傳輸；該{[(M-2)×(N-1)]}個內側第二導體334、336用於一第二電壓的傳輸；該(N-1)個外側第二導體332用於一預設電壓的傳輸或未用於任何電壓的傳輸；上述各電壓依實施需求而定。該第一電壓不同於該第二電壓，也不同於該預設電壓。該預設電壓不同於該第二電壓；因此，該(N-1)個外側第二導體332與該{[(M-2)×(N-1)]}個內側第二導體334、336在電性上不相連。該{[(M-2)×(N-1)]}個內側第二導體334、336中的(N-1)個內側第二導體334最靠近該(N-1)個外側井，且該(N-1)個內側第二導體334與該(N-1)個外側井共同地形成寄生電容，而這使得半導體電容陣列布局300內的所有有效電容單元的電容值更加一致。
值得注意的是，每個內側井與其中的內側第二導體334/336共同地作為一電容單元。另外，該(N-1)個外側井與該(N-1)個外側第二導體332可作為一仿製電容結構的至少一部分；然此並非本發明的實施限制。再者，該(N-1)個外側第二導體可透過走線與通孔等一般常見的技術手段在電性上連接在一起；然此並非本發明的實施限制。此外，該(N-1)個外側第二導體的每一個的形狀實質地同於該{[(M-2)×(N-1)]}個內側第二導體的每一個的形狀；然此並非本發明的實施限制。
圖3b顯示圖3a之實施例的一變型。如圖3b所示，半導體電容陣列布局300可進一步包含其它外側井以及位於其中的第二導體（亦即：圖3a中白色的縱向長條），以與鄰接該其它外側井的內側第二導體（亦即：圖3b中帶網點的縱向長條）形成寄生電容。圖3a中，該(N-1)個外側井位於半導體電容陣列布局300的一側；圖3b中，該些外側井位於半導體電容陣列布局300的周圍。值得注意的是，視實施需求，圖3a/圖3b之內側井的周圍輪廓可以是矩形或其它多邊形。由於本領域具有通常知識者能夠依據上述說明來推衍出其它實施例，重複及冗餘的說明在此省略。
請參閱圖3a。該{[(M-2)×(N-1)]}個內側第二導體334、336中的K個第二導體334（例如：圖3中帶網點的縱向長條）屬於P個電容群的一第一電容群；該P為正整數，該K為不大於{[(M-2)×(N-1)]}的正整數；簡言之，屬於同一電容群的所有電容單元整體而言可視為一較大的電容。本領域具有通常知識者可依據本揭露推衍出該P個電容群包含更多電容群的情形；舉例而言，該{[(M-2)×(N-1)]}個內側第二導體334、336中的L個第二導體336（例如：圖3中帶網格的縱向長條）屬於該P個電容群的一第二電容群，此時[(M-2)×(N-1)]為大於一的整數，該P為大於一的整數，該K為不大於{[(M-2)×(N-1)]-1}的正整數，該L為不大於{[(M-2)×(N-1)]-K}的正整數。
值得注意的是，依實施需求，半導體電容陣列布局300可進一步包含複數個電容群供電條（未顯示於圖），其位於該第二積體電路層、該第一積體電路層或一第三積體電路層（例如：金屬層），並作為該{[(M-2)×(N-1)]}個內側第二導體334、336的電壓傳輸路徑。舉例而言，該複數個電容群供電條包含一第一電容群供電條與一第二電容群供電條，該第一電容群供電條耦接前述K個第二導體334，該第二電容群供電條耦接前述L個第二導體336；由於耦接供電條與導體的手段為本技術領域的通常技術，其細節在此省略。
值得注意的是，圖3a之[(M-1)×(N-1)]個井形結構中，位於該第一積體電路層的導電條與導體可均為同向的導電條，以利於符合製程規範；然此並非本發明的實施限制。更明確地說，當構成電容單元的該些導電條與導體均為同向的導電條而非圖1b的結構時，該些電容單元的製作能夠不浪費電路面積又符合一先進製程（例如：鰭式場效電晶體（FinFET）製程）的規範。
圖4本揭露之半導體電容陣列布局的另一實施例。圖4的半導體電容陣列布局400包含一主要電容結構402與一外側電容結構404。主要電容結構402包含一第一導電結構與一第二導電結構。外側電容結構404包含一第三導電結構與一第四導電結構。
請參閱圖4。該第一導電結構包含複數個縱向第一導電條412（亦即：圖4中帶反斜線的縱向長條）與複數個橫向第一導電條414（亦即：圖4中灰色的橫向長條）。該複數個縱向第一導電條412位於一第一積體電路層（例如：金屬層）；該複數個橫向第一導電條414位於一第二積體電路層（例如：另一金屬層）。該複數個橫向第一導電條414經由複數個第一通孔（例如：圖4中與灰色的橫向長條耦接的白色方塊）耦接該複數個縱向第一導電條412，並用於一第一電壓的傳輸。
請參閱圖4。該第二導電結構包含複數個縱向第二導電條422（亦即：圖4中帶網格的縱向長條）與複數個橫向第二導電條424（亦即：圖4中白色的橫向長條）。該複數個縱向第二導電條422位於該第一積體電路層；該複數個橫向第二導電條424位於該第二積體電路層。該複數個橫向第二導電條424經由複數個第二通孔（例如：圖4中與白色的橫向長條耦接的黑色方塊）耦接該複數個縱向第二導電條422，並用於一第二電壓的傳輸，該第二電壓不同於該第一電壓。該複數個縱向第一導電條412與該複數個縱向第二導電條422交替地設置於該第一積體電路層；該複數個橫向第一導電條414與該複數個橫向第二導電條424交替地設置於該第二積體電路層。
請參閱圖4。該第三導電結構包含複數個縱向第三導電條432（亦即：圖4中帶斜線的縱向長條）與複數個橫向第三導電條434（亦即：圖4中灰色的橫向長條）。該複數個縱向第三導電條432位於該第一積體電路層；該複數個橫向第三導電條434位於該第二積體電路層，並經由複數個第三通孔（例如：圖4中與灰色的橫向長條耦接的白色方塊）耦接該複數個縱向第三導電條432；該複數個橫向第一導電條414與該複數個橫向第三導電條434分別為複數個橫向導電條的一第一部分與一第二部分。該第四導電結構包含複數個縱向第四導電條442（亦即：圖4中帶網點的縱向長條）與複數個橫向第四導電條444（亦即：圖4中白色的橫向長條）；該複數個縱向第四導電條442位於該第一積體電路層；該複數個橫向第四導電條444位於該第二積體電路層。該複數個橫向第四導電條444可視實施需求經由複數個第四通孔（例如：圖4中與淺灰色的橫向長條耦接的白色方塊）耦接該複數個縱向第四導電條442；然此並非必要。該複數個縱向第三導電條432與該複數個縱向第四導電條442交替地設置於該第一積體電路層；該複數個橫向第三導電條434與該複數個橫向第四導電條444交替地設置於該第二積體電路層。值得注意的是，該複數個縱向第一導電條的數目可同於或不同於該複數個縱向第三導電條的數目，該複數個縱向第二導電條的數目可同於或不同於該複數個縱向第四導電條的數目。
請參閱圖4。該第一導電結構與該第三導電結構在電性上相連，並用於該第一電壓的傳輸；該第二導電結構用於該第二電壓的傳輸；該第四導電結構用於一預設電壓的傳輸或未用於任何電壓的傳輸；該第一電壓不同於該第二電壓，也不同於該預設電壓；該預設電壓不同於該第二電壓。主要電容結構402的第一導電結構與與第二導電結構共同地形成一有效電容單元。外側電容結構404的第三導電結構與與第四導電結構共同地作為一輔助電容單元。主要電容結構402的第二導電結構與外側電容結構404的第三導電結構共同地形成寄生電容。
值得注意的是，主要電容結構402可包含其它的有效電容單元，外側電容結構404也能包含其它的輔助電容單元，為避免圖4之圖面複雜，該些其它的有效電容單元與輔助電容單元是以刪節符號（ellipsis）表示。由於本領域具有通常知識者能夠依據本揭露來推衍出其它的有效電容單元與仿製電容單元的實施，重複及冗餘的說明在此省略。圖4之實施例中，所有有效電容單元中用於該第一電壓傳輸的導電條在電性上均耦接在一起；所有有效電容單元中用於該第二電壓傳輸的導電條若屬於同一電容群，該些導電條在電性上耦接在一起，其中屬於同一電容群的電容單元整體而言可視為一較大的電容。
請注意，本說明書所述的條狀導體（例如：導電條、供電條）的長度、寬度與厚度及其變化無特別限制，是依實施需求而定，故形狀上不一定是傳統的條狀。另請注意，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。
綜上所述，本揭露的半導體電容陣列布局能夠避免先前技術之浪費電路面積的問題，避免先前技術之U形結構在先進製程下所帶來的問題，以及減少外圍的電容單元與內部的電容單元之間的電容差異。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
110:上極板
120:下極板
W:橫向寬度
L:縱向長度
200:半導體電容陣列布局
C:有效電容單元
D:仿製電容單元
300:半導體電容陣列布局
310:縱向第一導電條
320:橫向第一導電條
332:外側第二導體
334、336:內側第二導體
400:半導體電容陣列布局
402:主要電容結構
404:外側電容結構
412:縱向第一導電條
414:橫向第一導電條
422:縱向第二導電條
424:橫向第二導電條
432:縱向第三導電條
434:橫向第三導電條
442:縱向第四導電條
444:橫向第四導電條
［圖1a］顯示先前技術之一電容單元的設計； ［圖1b］顯示圖1a之電容單元的設計的變形以符合先進製程的規範； ［圖2］顯示一般的半導體電容陣列布局； ［圖3a］顯示本發明之半導體電容陣列布局的一實施例； ［圖3b］顯示圖3a之半導體電容陣列布局的一變型；以及 ［圖4］顯示本發明之半導體電容陣列布局的另一實施例。
300:半導體電容陣列布局
310:縱向第一導電條
320:橫向第一導電條
332:外側第二導體
334、336:內側第二導體

Claims (10)

  1. 一種半導體電容陣列布局，能夠朝向該半導體電容陣列布局的一邊緣形成寄生電容，該半導體電容陣列布局包含：一第一導電結構，包含：M個縱向第一導電條位於一第一積體電路層，其中該M為大於二的整數；N個橫向第一導電條位於一第二積體電路層，該N個橫向第一導電條經由複數個第一通孔耦接該M個縱向第一導電條，且與該M個縱向第一導電條共同地形成[(M-1)×(N-1)]個井形結構，該[(M-1)×(N-1)]個井形結構包含(N-1)個外側井與{[(M-2)×(N-1)]}個內側井，該(N-1)個外側井與該{[(M-2)×(N-1)]}個內側井在電性上相連，其中該N為大於一的整數；一第二導電結構，包含：[(M-1)×(N-1)]個第二導體位於該第一積體電路層，且分別地位於該[(M-1)×(N-1)]個井形結構中，該[(M-1)×(N-1)]個第二導體包含(N-1)個外側第二導體與{[(M-2)×(N-1)]}個內側第二導體，該(N-1)個外側第二導體位於該(N-1)個外側井中，該{[(M-2)×(N-1)]}個內側第二導體位於該{[(M-2)×(N-1)]}個內側井中，該(N-1)個外側第二導體與該{[(M-2)×(N-1)]}個內側第二導體在電性上不相連，其中該M個縱向第一導電條與該N個橫向第一導電條用於一第一電壓的傳輸，該{[(M-2)×(N-1)]}個內側第二導體用於一第二電壓的傳輸，該(N-1)個外側第二導體用於一預設電壓的傳輸或未用於任何電壓的傳輸，該第一電壓不同於該第二電壓，也不同於該預設電壓，該預設電壓不同於該第二電壓，該{[(M-2)×(N-1)]}個內側第二導體中的(N-1)個內側第二導體最靠近該(N-1) 個外側井，該(N-1)個內側第二導體與該(N-1)個外側井共同地形成該寄生電容。
  2. 如請求項1之半導體電容陣列布局，其中該[(M-1)×(N-1)]個第二導體的每一個包含一導電條或複數個導電條。
  3. 如請求項1之半導體電容陣列布局，其中該{[(M-2)×(N-1)]}個內側第二導體中的K個第二導體屬於P個電容群的一第一電容群，該{[(M-2)×(N-1)]}個內側第二導體中的L個第二導體屬於P個電容群的一第二電容群，該M為大於三的整數，該P為大於一的整數，該K為不大於{[(M-2)×(N-1)]-1}的正整數，該L為不大於{[(M-2)×(N-1)]-K}的正整數。
  4. 如請求項1之半導體電容陣列布局，其中該(N-1)個外側第二導體在電性上耦接在一起。
  5. 如請求項1之半導體電容陣列布局，其中該(N-1)個外側第二導體的每一個的形狀實質地同於該{[(M-2)×(N-1)]}個內側第二導體的每一個的形狀。
  6. 一種半導體電容陣列布局，能夠朝向該半導體電容陣列布局的一邊緣形成寄生電容，該半導體電容陣列布局包含一主要電容結構與一外側電容結構，其中：該主要電容結構包含：一第一導電結構，包含複數個縱向第一導電條與複數個橫向第一導電條，該複數個縱向第一導電條位於一第一積體電路層，該複數個橫向第一導電條位於一第二積體電路層，並經由複數個第一通孔耦接該複數個縱向第一導電條；以及 一第二導電結構，包含複數個縱向第二導電條與複數個橫向第二導電條，該複數個縱向第二導電條位於該第一積體電路層，該複數個橫向第二導電條位於該第二積體電路層，並經由複數個第二通孔耦接該複數個縱向第二導電條，其中該複數個縱向第一導電條與該複數個縱向第二導電條交替地設置於該第一積體電路層，該複數個橫向第一導電條與該複數個橫向第二導電條交替地設置於該第二積體電路層；以及該外側電容結構包含：一第三導電結構，包含複數個縱向第三導電條與複數個橫向第三導電條，該複數個縱向第三導電條位於該第一積體電路層，該複數個橫向第三導電條位於該第二積體電路層，並經由複數個第三通孔耦接該複數個縱向第三導電條；以及一第四導電結構，包含複數個縱向第四導電條與複數個橫向第四導電條，該複數個縱向第四導電條位於該第一積體電路層，該複數個橫向第四導電條位於該第二積體電路層，其中該複數個縱向第三導電條與該複數個縱向第四導電條交替地設置於該第一積體電路層，該複數個橫向第三導電條與該複數個橫向第四導電條交替地設置於該第二積體電路層，其中該第一導電結構與該第三導電結構在電性上相連，並用於一第一電壓的傳輸；該第二導電結構用於一第二電壓的傳輸；該第四導電結構用於一預設電壓的傳輸或未用於任何電壓的傳輸；該第一電壓不同於該第二電壓，也不同於該預設電壓，該預設電壓不同於該第二電壓；該第二導電結構與該第三導電結構形成該寄生電容。
  7. 如請求項6之半導體電容陣列布局，其中該複數個縱向第一導電條的數目不同於該複數個縱向第三導電條的數目，及/或該複數個縱向第二導電條的數目不同於該複數個縱向第四導電條的數目。
  8. 如請求項6之半導體電容陣列布局，其中該複數個橫向第一導電條的數目為N，該複數個橫向第三導電條的數目為N，該複數個橫向第一導電條為N個橫向導電條的一第一部分，該複數個橫向第三導電條為該N個橫向導電條的一第二部分，該N為大於一的整數。
  9. 如請求項6之半導體電容陣列布局，其中該第一導電結構與該第二導電結構共同地形成一電容單元。
  10. 如請求項6之半導電電容陣列布局，其中該複數個橫向第四導電條經由複數個第四通孔耦接該複數個縱向第四導電條。
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