JP2850500B2 - Ｍｏｓｆｅｔ集積回路装置 - Google Patents
Ｍｏｓｆｅｔ集積回路装置Info
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- JP2850500B2 JP2850500B2 JP2187757A JP18775790A JP2850500B2 JP 2850500 B2 JP2850500 B2 JP 2850500B2 JP 2187757 A JP2187757 A JP 2187757A JP 18775790 A JP18775790 A JP 18775790A JP 2850500 B2 JP2850500 B2 JP 2850500B2
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- Japan
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- mosfets
- mosfet
- integrated circuit
- threshold voltage
- transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、MOSFET集積回路装置に関し、特に、高相対
精度を有する対のトランジスタが集積化された、アナロ
グ型あるいはアナログ・ディジタル混在型MOS集積回路
装置に関する。
精度を有する対のトランジスタが集積化された、アナロ
グ型あるいはアナログ・ディジタル混在型MOS集積回路
装置に関する。
［従来の技術］ 高い相対精度を有する対トランジスタを必要とする回
路として従来より差動増幅器等がMOS集積回路上に実現
されている。第６図は、代表的なMOSFET差動増幅器の回
路図であり、この回路ではｎチャネルMOSFETMn1とMn2お
よびｐチャネルMOSFETMp1とMp2が高い相対精度を必要と
する対トランジスタである。差動増幅器ではこれら対ト
ランジスタの相対精度の高さにより入力オフセット電圧
等の重要回路特性が決定される。
路として従来より差動増幅器等がMOS集積回路上に実現
されている。第６図は、代表的なMOSFET差動増幅器の回
路図であり、この回路ではｎチャネルMOSFETMn1とMn2お
よびｐチャネルMOSFETMp1とMp2が高い相対精度を必要と
する対トランジスタである。差動増幅器ではこれら対ト
ランジスタの相対精度の高さにより入力オフセット電圧
等の重要回路特性が決定される。
従来からMOSFETはしきい電圧のバラツキが大きく、そ
の対トランジスタの相対精度はバイポーラトランジスタ
のそれに比べて劣っていたため、低入力オフセット電圧
の差動増幅器等を集積化したい場合には、バイポーラト
ランジスタを有するバイポーラまたはバイ・CMOS集積回
路技術が用いられてきた。対MOSFETの高相対精度化対
策、つまりしきい電圧バラツキ低減策としては、素子の
近接配置の外に、第７図に示すような、ユニットトラン
ジスタmp1とmp4によって第６図のMp1を構成し、mp2とmp
3とによりMp2を構成する、いわゆるたすき掛け配置があ
る。これは、ゲート酸化膜厚、基板濃度等のウェハ上の
各種勾配の影響を対MOSFET間で平均化することにより、
対MOSFET間でのしきい電圧の相対バラツキを低減するこ
とを意図したものである。
の対トランジスタの相対精度はバイポーラトランジスタ
のそれに比べて劣っていたため、低入力オフセット電圧
の差動増幅器等を集積化したい場合には、バイポーラト
ランジスタを有するバイポーラまたはバイ・CMOS集積回
路技術が用いられてきた。対MOSFETの高相対精度化対
策、つまりしきい電圧バラツキ低減策としては、素子の
近接配置の外に、第７図に示すような、ユニットトラン
ジスタmp1とmp4によって第６図のMp1を構成し、mp2とmp
3とによりMp2を構成する、いわゆるたすき掛け配置があ
る。これは、ゲート酸化膜厚、基板濃度等のウェハ上の
各種勾配の影響を対MOSFET間で平均化することにより、
対MOSFET間でのしきい電圧の相対バラツキを低減するこ
とを意図したものである。
第８図は、近接配置した対ｐチャネルMOSFET間のしき
い電圧の相対バラツキを、たすき掛け配置しないもの
〔第８図（ａ）〕とたすき掛け配置としたもの〔第８図
（ｂ）〕とのそれぞれについて度数分布表示したもので
ある。ここでは、対トランジスタの総数は46組で、ま
た、測定したトランジスタ対は、ゲート長が10μｍ、ゲ
ート幅が100μｍのトランジスタ〔（ａ）の場合〕、あ
るいはゲート長が10μｍ、ゲート幅が50μｍのトランジ
スタをそれぞれ２個ずつ並列接続したもの〔（ｂ）の場
合〕である。
い電圧の相対バラツキを、たすき掛け配置しないもの
〔第８図（ａ）〕とたすき掛け配置としたもの〔第８図
（ｂ）〕とのそれぞれについて度数分布表示したもので
ある。ここでは、対トランジスタの総数は46組で、ま
た、測定したトランジスタ対は、ゲート長が10μｍ、ゲ
ート幅が100μｍのトランジスタ〔（ａ）の場合〕、あ
るいはゲート長が10μｍ、ゲート幅が50μｍのトランジ
スタをそれぞれ２個ずつ並列接続したもの〔（ｂ）の場
合〕である。
［発明が解決しようとする課題］ 上述した従来の対トランジスタでは、たすき掛け配置
しても、そうでない場合と比較して、しきい電圧差のバ
ラツキは標準偏差で10〜30％程度しか低減できず、その
値は0.7mV程度と大きかった。バイポーラトランジスタ
の場合、トランジスタ間のΔVBE（同じコレクタ電流を
得るのに必要なベース−エミッタ間電圧の差）のバラツ
キは標準偏差の３倍が1mV以下であるので、MOSFETは、
たすき掛けにしたとしてもなお、バイポーラトランジス
タの２倍以上にばらつく。そのため低入力オフセット電
圧の差動増幅器等、高い相対精度を有する対トランジス
タを必要とする回路を集積回路化する場合には、バイポ
ーラまたはバイCMOS集積回路技術を用いなければならな
かった。
しても、そうでない場合と比較して、しきい電圧差のバ
ラツキは標準偏差で10〜30％程度しか低減できず、その
値は0.7mV程度と大きかった。バイポーラトランジスタ
の場合、トランジスタ間のΔVBE（同じコレクタ電流を
得るのに必要なベース−エミッタ間電圧の差）のバラツ
キは標準偏差の３倍が1mV以下であるので、MOSFETは、
たすき掛けにしたとしてもなお、バイポーラトランジス
タの２倍以上にばらつく。そのため低入力オフセット電
圧の差動増幅器等、高い相対精度を有する対トランジス
タを必要とする回路を集積回路化する場合には、バイポ
ーラまたはバイCMOS集積回路技術を用いなければならな
かった。
よって、本発明の目的とするところは、対MOSFET間の
しきい電圧の相対精度を高めることであり、もって、従
来バイポーラ技術のみによって可能であった、低入力オ
フセット電圧の差動増幅器等の高相対精度を要する回路
をMOS型集積回路上に実現しうるようにすることであ
る。
しきい電圧の相対精度を高めることであり、もって、従
来バイポーラ技術のみによって可能であった、低入力オ
フセット電圧の差動増幅器等の高相対精度を要する回路
をMOS型集積回路上に実現しうるようにすることであ
る。
［課題を解決するための手段］ 本発明のMOSFET集積回路装置は、互に対となって用い
られる同一導電型の第１、第２のMOSFETを有するもので
あって、前記第１、第２のMOSFETはそれぞれ複数のユニ
ットMOSFETの並列接続体から構成され、前記第１のMOSF
ETに属するユニットMOSFETと前記第２のMOSFETに属する
ユニットMOSFETとは横方向および縦方向に交互に配置さ
れ、かつ、それぞれのMOSFETに属するユニットMOSFETの
ゲート面積の和はそれぞれ5000μm2以上であるようにな
されたものである。
られる同一導電型の第１、第２のMOSFETを有するもので
あって、前記第１、第２のMOSFETはそれぞれ複数のユニ
ットMOSFETの並列接続体から構成され、前記第１のMOSF
ETに属するユニットMOSFETと前記第２のMOSFETに属する
ユニットMOSFETとは横方向および縦方向に交互に配置さ
れ、かつ、それぞれのMOSFETに属するユニットMOSFETの
ゲート面積の和はそれぞれ5000μm2以上であるようにな
されたものである。
［実施例］ 次に、本発明の実施例について、図面を参照して説明
する。
する。
第１図は、本発明の一実施例を説明するための回路図
であり、これは、第６図の差動アンプを入力段とする演
算増幅器の回路図である。この回路の入力段の差動対の
ｐチャネルMOSFETMp1、Mp2は、第２図に示されるような
ユニットトランジスタの並列接続回路により構成されて
いる。mp1、mp3、mp6、mp8、mp9、mp11の６個のユニッ
トトランジスタでMp1が構成され、同様にmp2、mp4、mp
5、mp7、mp10、mp12の６個のユニットトランジスタでMp
2が構成されている。これら各ユニットトランジスタの
ゲート面積は、1000μm2（ゲート長10μｍ、ゲート幅10
0μｍ）となされている。したがって、Mp1、Mp2の全ゲ
ート面積はそれぞれ6000μm2である。
であり、これは、第６図の差動アンプを入力段とする演
算増幅器の回路図である。この回路の入力段の差動対の
ｐチャネルMOSFETMp1、Mp2は、第２図に示されるような
ユニットトランジスタの並列接続回路により構成されて
いる。mp1、mp3、mp6、mp8、mp9、mp11の６個のユニッ
トトランジスタでMp1が構成され、同様にmp2、mp4、mp
5、mp7、mp10、mp12の６個のユニットトランジスタでMp
2が構成されている。これら各ユニットトランジスタの
ゲート面積は、1000μm2（ゲート長10μｍ、ゲート幅10
0μｍ）となされている。したがって、Mp1、Mp2の全ゲ
ート面積はそれぞれ6000μm2である。
一般にMOSFETの（1/周波数）に比例する低周波ノイズ
はゲート面積が大きくなる程小さくなることが知られて
いるが、同様なことがしきい電圧のバラツキについても
成り立つことが予測される。面積を大きくすることによ
り表面準位等の局所的バラツキを平均化できるからであ
る。そこで、全ゲート面積の異なる対トランジスタの特
性を比較するために、ゲート面積が500μm2のユニット
トランジスタが２個、18個、200個並列接続されたMOSFE
Tの対を作成し、その対のしきい電圧の差を調べた。得
られた結果の度数分布をそれぞれ第３図（ａ）、
（ｂ）、（ｃ）に示す。即ち、第３図（ａ）、（ｂ）、
（ｃ）はそれぞれ、ゲート面積が1000、9000、105μm2
の対トランジスタのしきい電圧差のバラツキを示してい
る。この場合、対をなすトランジスタそれぞれのユニッ
トトランジスタは、第２図に示すように、対間で各種勾
配の影響を平均化するために対称的に配置されている。
この第３図より、対をなすトランジスタのゲート面積を
大きくするとしきい電圧の相対バラツキが小さくなって
いることがわかる。
はゲート面積が大きくなる程小さくなることが知られて
いるが、同様なことがしきい電圧のバラツキについても
成り立つことが予測される。面積を大きくすることによ
り表面準位等の局所的バラツキを平均化できるからであ
る。そこで、全ゲート面積の異なる対トランジスタの特
性を比較するために、ゲート面積が500μm2のユニット
トランジスタが２個、18個、200個並列接続されたMOSFE
Tの対を作成し、その対のしきい電圧の差を調べた。得
られた結果の度数分布をそれぞれ第３図（ａ）、
（ｂ）、（ｃ）に示す。即ち、第３図（ａ）、（ｂ）、
（ｃ）はそれぞれ、ゲート面積が1000、9000、105μm2
の対トランジスタのしきい電圧差のバラツキを示してい
る。この場合、対をなすトランジスタそれぞれのユニッ
トトランジスタは、第２図に示すように、対間で各種勾
配の影響を平均化するために対称的に配置されている。
この第３図より、対をなすトランジスタのゲート面積を
大きくするとしきい電圧の相対バラツキが小さくなって
いることがわかる。
第４図は、第３図の分布のデータより得たしきい電圧
差の標準偏差のゲート面積依存性を表すグラフであっ
て、横軸は1/（全ゲート面積）としてある。同図より第
１図中の差動対Mp1、Mp2のしきい電圧差をバイポーラト
ランジスタ対の差電圧ΔVBEの値と同様に、標準偏差を1
/3mV以下とするためには、対をなすトランジスタのそれ
ぞれの全ゲート面積を5000μm2以上とすればよいことが
わかる。
差の標準偏差のゲート面積依存性を表すグラフであっ
て、横軸は1/（全ゲート面積）としてある。同図より第
１図中の差動対Mp1、Mp2のしきい電圧差をバイポーラト
ランジスタ対の差電圧ΔVBEの値と同様に、標準偏差を1
/3mV以下とするためには、対をなすトランジスタのそれ
ぞれの全ゲート面積を5000μm2以上とすればよいことが
わかる。
上記説明では簡単化のため負荷のミラー回路を構成す
るｎチャネルMOSFETMn1、Mn2間のしきい電圧バラツキを
無視しているが、実際にはこれも考慮にいれる必要があ
る。そこで、ｎチャネルMOSFETについても、ゲート面積
が500μm2のユニットトランジスタを前述のｐチャネル
の場合と同様に、対称的に配置されたユニットトランジ
スタを２個、18個、200個ずつそれぞれ並列接続して同
一ウェハ上にｎチャネルMOSFET対を作成し、このMOSFET
対間のしきい電圧差の度数分布を調べたところ、バラツ
キ（標準偏差）はｐチャネルMOSFETの場合よりやや小さ
くなっているものの、第３図、第４図とほぼ同様の結果
が得られた。従って、前述の実施例で負荷のｎチャネル
MOSFET対間のしきい電圧差が問題となる場合にはｐチャ
ネル型の場合と同様にゲート面積を5000μm2以上とする
ことにより、負荷のｎチャネルMOSFET対間のしきい電圧
差のバラツキによる影響を排除することができる。
るｎチャネルMOSFETMn1、Mn2間のしきい電圧バラツキを
無視しているが、実際にはこれも考慮にいれる必要があ
る。そこで、ｎチャネルMOSFETについても、ゲート面積
が500μm2のユニットトランジスタを前述のｐチャネル
の場合と同様に、対称的に配置されたユニットトランジ
スタを２個、18個、200個ずつそれぞれ並列接続して同
一ウェハ上にｎチャネルMOSFET対を作成し、このMOSFET
対間のしきい電圧差の度数分布を調べたところ、バラツ
キ（標準偏差）はｐチャネルMOSFETの場合よりやや小さ
くなっているものの、第３図、第４図とほぼ同様の結果
が得られた。従って、前述の実施例で負荷のｎチャネル
MOSFET対間のしきい電圧差が問題となる場合にはｐチャ
ネル型の場合と同様にゲート面積を5000μm2以上とする
ことにより、負荷のｎチャネルMOSFET対間のしきい電圧
差のバラツキによる影響を排除することができる。
しかし、注意すべき点は、本発明は単にゲート面積を
大きくすることによってしきい電圧差を低減しているの
ではない点である。ゲート面積を大きくとることの効果
は表面準位等の局所的なバラツキ要因に対するものであ
るので、十分な効果を得るには上記対策とともにウェハ
上の各種勾配に対する平均化対策を併用する必要があ
る。本発明では、十分小さいしきい電圧差を得るために
必要なゲート面積を、ウェハ上の各種勾配を対MOSFET間
で十分平均化できる程小さいゲート面積のユニットトラ
ンジスタを複数個対称配置することにより得ている。
大きくすることによってしきい電圧差を低減しているの
ではない点である。ゲート面積を大きくとることの効果
は表面準位等の局所的なバラツキ要因に対するものであ
るので、十分な効果を得るには上記対策とともにウェハ
上の各種勾配に対する平均化対策を併用する必要があ
る。本発明では、十分小さいしきい電圧差を得るために
必要なゲート面積を、ウェハ上の各種勾配を対MOSFET間
で十分平均化できる程小さいゲート面積のユニットトラ
ンジスタを複数個対称配置することにより得ている。
第５図は、本発明の他の実施例を示す回路図である。
同図において、Mp4乃至Mp6は同一サイズのｐチャネルMO
SFET、Mn4、Mn5は、それぞれゲート面積が500μm2のユ
ニットトランジスタを12個並列に接続し、第２図に示す
ように互に対称的に配置して構成したｎチャネルMOSFE
T、R1、R2はｐ型基板上のｎウェルに形成されたR2/R1＝
ａを満たす拡散抵抗、D1乃至D3はｐチャネルMOSFETのソ
ース・ドレインと同時に形成される高濃度ｐ型拡散層を
アノード、ｎウェルをカソードとするp+n-型接合ダイオ
ードである。これら各ダイオードを、 （D1のアノード面積）：（D2のアノード面積）：（D3
のアノード面積） ＝n:1:n（但し、ｎ＞１） となるように設定しておくと、出力電圧V02は次式で与
えられる。
同図において、Mp4乃至Mp6は同一サイズのｐチャネルMO
SFET、Mn4、Mn5は、それぞれゲート面積が500μm2のユ
ニットトランジスタを12個並列に接続し、第２図に示す
ように互に対称的に配置して構成したｎチャネルMOSFE
T、R1、R2はｐ型基板上のｎウェルに形成されたR2/R1＝
ａを満たす拡散抵抗、D1乃至D3はｐチャネルMOSFETのソ
ース・ドレインと同時に形成される高濃度ｐ型拡散層を
アノード、ｎウェルをカソードとするp+n-型接合ダイオ
ードである。これら各ダイオードを、 （D1のアノード面積）：（D2のアノード面積）：（D3
のアノード面積） ＝n:1:n（但し、ｎ＞１） となるように設定しておくと、出力電圧V02は次式で与
えられる。
V02＝VF＋ａ・VTlnn ここで、VFはダイオードD1の順方向電圧、VTはkT/qで
与えられる電圧である。この回路は、バイポーラ集積回
路で高精度電圧源としてしばしば利用されるバンド・ギ
ャップ・リファレンス回路をMOS集積回路技術で実現し
たものである。従来技術により第５図の回路を実現した
場合、主にMn4とMn5間のしきい電圧差のバラツキによ
り、バイポーラ集積回路で実現されるものと比較して、
常温出力電圧バラツキ、温度特性変動が共に大きかっ
た。しかし、本実施例では、Mn4とMn5間のしきい電圧差
は、バイポーラトランジスタのΔVBE電圧と同等以下と
なり、バイポーラ集積回路と同等あるいはそれ以上に高
精度なバンド・ギャップ・リファレンス回路がMOS集積
回路技術により得られる。
与えられる電圧である。この回路は、バイポーラ集積回
路で高精度電圧源としてしばしば利用されるバンド・ギ
ャップ・リファレンス回路をMOS集積回路技術で実現し
たものである。従来技術により第５図の回路を実現した
場合、主にMn4とMn5間のしきい電圧差のバラツキによ
り、バイポーラ集積回路で実現されるものと比較して、
常温出力電圧バラツキ、温度特性変動が共に大きかっ
た。しかし、本実施例では、Mn4とMn5間のしきい電圧差
は、バイポーラトランジスタのΔVBE電圧と同等以下と
なり、バイポーラ集積回路と同等あるいはそれ以上に高
精度なバンド・ギャップ・リファレンス回路がMOS集積
回路技術により得られる。
［発明の効果］ 以上説明したように、本発明は、MOSFET対に対するウ
ェハ上の各種勾配の影響を複数のユニットトランジスタ
の対称配置により小さくすると同時に表面準位等の局所
的なバラツキの影響をゲート面積を5000μm2以上とする
ことにより小さくしたものであるので、本発明によれ
ば、MOSFET対のしきい電圧の差をバイポーラトランジス
タ対のΔVBEと同程度かあるいはそれ以下に抑えること
ができる。したがって、本発明によれば、従来バイポー
ラ技術のみによって実現可能であった高精度の回路をMO
S集積回路において実現することができる。
ェハ上の各種勾配の影響を複数のユニットトランジスタ
の対称配置により小さくすると同時に表面準位等の局所
的なバラツキの影響をゲート面積を5000μm2以上とする
ことにより小さくしたものであるので、本発明によれ
ば、MOSFET対のしきい電圧の差をバイポーラトランジス
タ対のΔVBEと同程度かあるいはそれ以下に抑えること
ができる。したがって、本発明によれば、従来バイポー
ラ技術のみによって実現可能であった高精度の回路をMO
S集積回路において実現することができる。
第１図は、本発明の一実施例を説明するための回路図、
第２図は、本発明の一実施例を示す平面図、第３図
（ａ）〜（ｃ）は、それぞれユニットトランジスタの並
列接続数を変えた場合についてのしきい電圧差の発生度
数分布図、第４図は、ゲート電極面積に対するしきい電
圧差の標準偏差の変化を示す図、第５図は、本発明の他
の実施例を説明するための回路図、第６図は、従来例を
説明するための回路図、第７図は、従来例の平面図、第
８図（ａ）、（ｂ）は、従来例のしきい電圧差の発生度
数分布図である。 １……ゲート電極、２……素子領域、３……第１層金属
配線、４……第２層金属配線、Mn1〜Mn5……ｎチャネル
MOSFET、Mp1〜Mp6……ｐチャネルMOSFET、mp1〜mp12…
…ユニットトランジスタ。
第２図は、本発明の一実施例を示す平面図、第３図
（ａ）〜（ｃ）は、それぞれユニットトランジスタの並
列接続数を変えた場合についてのしきい電圧差の発生度
数分布図、第４図は、ゲート電極面積に対するしきい電
圧差の標準偏差の変化を示す図、第５図は、本発明の他
の実施例を説明するための回路図、第６図は、従来例を
説明するための回路図、第７図は、従来例の平面図、第
８図（ａ）、（ｂ）は、従来例のしきい電圧差の発生度
数分布図である。 １……ゲート電極、２……素子領域、３……第１層金属
配線、４……第２層金属配線、Mn1〜Mn5……ｎチャネル
MOSFET、Mp1〜Mp6……ｐチャネルMOSFET、mp1〜mp12…
…ユニットトランジスタ。
Claims (1)
- 【請求項１】互に対となって用いられる同一導電型の第
１、第２のMOSFETを有するMOSFET集積回路装置であっ
て、前記第１、第２のMOSFETはそれぞれ複数のユニット
MOSFETの並列接続回路から構成され、前記第１のMOSFET
に属するユニットMOSFETと前記第２のMOSFETに属するユ
ニットMOSFETとは横方向および縦方向に交互に配置さ
れ、かつ、それぞれのMOSFETに属するユニットMOSFETの
ゲート面積の和はそれぞれ5000μm2以上であることを特
徴とするMOSFET集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187757A JP2850500B2 (ja) | 1990-07-16 | 1990-07-16 | Ｍｏｓｆｅｔ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187757A JP2850500B2 (ja) | 1990-07-16 | 1990-07-16 | Ｍｏｓｆｅｔ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0473961A JPH0473961A (ja) | 1992-03-09 |
| JP2850500B2 true JP2850500B2 (ja) | 1999-01-27 |
Family
ID=16211672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187757A Expired - Lifetime JP2850500B2 (ja) | 1990-07-16 | 1990-07-16 | Ｍｏｓｆｅｔ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850500B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3523521B2 (ja) | 1998-04-09 | 2004-04-26 | 松下電器産業株式会社 | Ｍｏｓトランジスタ対装置 |
| US8004362B2 (en) | 2006-08-23 | 2011-08-23 | Nec Corporation | Gate bias circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088264B2 (ja) * | 1988-06-30 | 1996-01-29 | 株式会社東芝 | 半導体集積回路 |
-
1990
- 1990-07-16 JP JP2187757A patent/JP2850500B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0473961A (ja) | 1992-03-09 |
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