JP2827397B2 - 半導体光位置検出装置 - Google Patents
半導体光位置検出装置Info
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- 230000003287 optical effect Effects 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000006243 chemical reaction Methods 0.000 claims description 47
- 238000001514 detection method Methods 0.000 claims description 16
- 238000009792 diffusion process Methods 0.000 description 9
- 230000008859 change Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 108091006146 Channels Proteins 0.000 description 1
- 241001062872 Cleyera japonica Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/02016—Circuit arrangements of general character for the devices
- H01L31/02019—Circuit arrangements of general character for the devices for devices characterised by at least one potential jump barrier or surface barrier
- H01L31/02024—Position sensitive and lateral effect photodetectors; Quadrant photodiodes
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D5/00—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable
- G01D5/26—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable characterised by optical transfer means, i.e. using infrared, visible, or ultraviolet light
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、光位置検出素子に投射されたスポット状
の光位置を検出する半導体光位置検出装置に関する。
の光位置を検出する半導体光位置検出装置に関する。
（従来の技術） 従来の光位置検出装置としては、例えば第６図に示す
ようなものがある（「半導体位置検出器とその応用」電
子材料,1980年２月号,p119）。
ようなものがある（「半導体位置検出器とその応用」電
子材料,1980年２月号,p119）。
第６図中、１は光位置検出素子であり、高比抵抗のｎ
形Si基板２の表面部に、ｐ形層３が形成されてpn接合に
よる光検出面が構成されている。光検出面は平面的には
方形状に形成されている。ｐ形層３には、間隔長ｌだけ
離隔した２位置に、その対向した２辺に沿って、第１の
光電流I1及び第２の光電流I2をそれぞれ取出すための電
極４、５が形成されている。
形Si基板２の表面部に、ｐ形層３が形成されてpn接合に
よる光検出面が構成されている。光検出面は平面的には
方形状に形成されている。ｐ形層３には、間隔長ｌだけ
離隔した２位置に、その対向した２辺に沿って、第１の
光電流I1及び第２の光電流I2をそれぞれ取出すための電
極４、５が形成されている。
一方、Si基板２の裏面には、コンタクト層となる図示
省略のn+層が全面に形成され、その全面または一部に電
極６が形成されている。電極６には、正電圧＋VCCが加
えられ、光検出面のpn接合は、この正電圧＋VCCにより
逆バイアスされるようになっている。
省略のn+層が全面に形成され、その全面または一部に電
極６が形成されている。電極６には、正電圧＋VCCが加
えられ、光検出面のpn接合は、この正電圧＋VCCにより
逆バイアスされるようになっている。
光位置検出素子１には、その各電極４、５から取出さ
れる第１、第２の光電流I1、I2を処理するため、さらに
次のような各機器からなる信号処理回路が接続されてい
る。
れる第１、第２の光電流I1、I2を処理するため、さらに
次のような各機器からなる信号処理回路が接続されてい
る。
即ち、61、62はそれぞれ電流電圧変換回路、63は加算
回路、64は減算回路、65は反転回路であり、これらの各
機器は、全てオペアンプを主体として構成されている。
66は汎用の割算器、67はDC/DCコンバータであり、DC/DC
コンバータ67により、割算器66等を駆動するための＋V
CC電圧及び−VEE電圧が得られる。
回路、64は減算回路、65は反転回路であり、これらの各
機器は、全てオペアンプを主体として構成されている。
66は汎用の割算器、67はDC/DCコンバータであり、DC/DC
コンバータ67により、割算器66等を駆動するための＋V
CC電圧及び−VEE電圧が得られる。
そして、光位置検出素子１の電極４、５の間における
ｘ（０ｘｌ）の位置に、スポット状の光が投射され
たとすると、各電極４、５から取出される第１の光電流
I1と、第２の光電流I2とは、光の投射位置ｘに応じて相
対的に変化し、それぞれ次式で表される。
ｘ（０ｘｌ）の位置に、スポット状の光が投射され
たとすると、各電極４、５から取出される第１の光電流
I1と、第２の光電流I2とは、光の投射位置ｘに応じて相
対的に変化し、それぞれ次式で表される。
I1＝I0・（ｌ−ｘ）/l ……（１） I2＝I0・x/l ……（２） ここでI0は、光の照射により発生する全光電流で（I1
＋I2）に等しい。
＋I2）に等しい。
上記の第１、第２の光電流I1、I2は、電流電圧変換回
路61、62で、それぞれRf・I1及びRf・I2の電圧に変換さ
れる。加算回路63では、両電圧Rf・I1及びRf・I2が加算
され、これが反転回路65で反転されて和電圧Rf・（I1＋
I2）が作られる。一方、減算回路64では、両電圧Rf・I1
及びRf・I2の差がとられて差電圧Rf・（I2−I1）が作ら
れる。割算器66では、差電圧Rf・（I2−I1）が、和電圧
Rf・（I1＋I2）で割算されて、次式のような出力が得ら
れる。
路61、62で、それぞれRf・I1及びRf・I2の電圧に変換さ
れる。加算回路63では、両電圧Rf・I1及びRf・I2が加算
され、これが反転回路65で反転されて和電圧Rf・（I1＋
I2）が作られる。一方、減算回路64では、両電圧Rf・I1
及びRf・I2の差がとられて差電圧Rf・（I2−I1）が作ら
れる。割算器66では、差電圧Rf・（I2−I1）が、和電圧
Rf・（I1＋I2）で割算されて、次式のような出力が得ら
れる。
（Vref/2）・（I2−I1）／（I1＋I2） ＝〔（x/l）−1/2〕・Vref ……（３） ここでVrefは一定の基準電圧である。
このようにして割算器66から光の照射量に依存しない
位置信号が得られ、光の投射位置ｘが検出される。
位置信号が得られ、光の投射位置ｘが検出される。
（発明が解決しようとする課題） しかしながら、従来の光位置検出装置にあっては、信
号処理回路に、和差演算のためオペアンプからなる電流
電圧変換回路61、62、加算回路63、減算回路64及び反転
回路65を必要とし、さらに汎用の割算器66並びに＋VCC
電圧及び−VEE電圧を発生するDC/DCコンバータ67を必要
とするため、機器及び部品数が多くなって装置のコンパ
クト化を図ることができず、高価格になるとともに、信
頼性の低下を招くという問題があった。
号処理回路に、和差演算のためオペアンプからなる電流
電圧変換回路61、62、加算回路63、減算回路64及び反転
回路65を必要とし、さらに汎用の割算器66並びに＋VCC
電圧及び−VEE電圧を発生するDC/DCコンバータ67を必要
とするため、機器及び部品数が多くなって装置のコンパ
クト化を図ることができず、高価格になるとともに、信
頼性の低下を招くという問題があった。
そこで、この発明は、汎用の割算器を用いずに、信号
処理用の回路・手段を光位置検出素子とともに１チップ
内の集積することができて、高精度で信頼性が向上する
とともに、低価格の半導体光位置検出装置を提供するこ
とを目的とする。
処理用の回路・手段を光位置検出素子とともに１チップ
内の集積することができて、高精度で信頼性が向上する
とともに、低価格の半導体光位置検出装置を提供するこ
とを目的とする。
［発明の構成］ （課題を解決するための手段） この発明は上記課題を解決するために、一導電形の半
導体領域上に反対導電形層を形成し、該反対導電形層の
離隔した２位置に、当該２位置間における光の投射位置
に応じて相対的に変化する第１の光電流及び第２の光電
流を取出す電極が設けられた光位置検出素子と、前記第
１の光電流に対応した第１の電流及び前記第２の光電流
に対応した第２の電流を生じさせる一対の電流変換手段
と、前記第１の電流及び第２の電流をそれぞれ対数変換
し電圧として出力する一対の対数変換手段と、前記半導
体領域上に２行２列に近接して配列された４個の接合形
FETにおける対角位置の２個づつのソース、ドレイン及
びゲートを共通接続した２組の接合形FET対を用いて構
成され、前記一対の対数変換手段の次段にそれぞれ接続
された一対のソースフォロアと、差動対回路及びその能
動負荷からなり、前記一対のソースフォロアを介して入
力した前記一対の対数変換手段の各出力電圧を前記光位
置検出素子の２位置間における光の投射位置に対応した
位置信号電流に変換する信号変換手段と、を有すること
を要旨とする。
導体領域上に反対導電形層を形成し、該反対導電形層の
離隔した２位置に、当該２位置間における光の投射位置
に応じて相対的に変化する第１の光電流及び第２の光電
流を取出す電極が設けられた光位置検出素子と、前記第
１の光電流に対応した第１の電流及び前記第２の光電流
に対応した第２の電流を生じさせる一対の電流変換手段
と、前記第１の電流及び第２の電流をそれぞれ対数変換
し電圧として出力する一対の対数変換手段と、前記半導
体領域上に２行２列に近接して配列された４個の接合形
FETにおける対角位置の２個づつのソース、ドレイン及
びゲートを共通接続した２組の接合形FET対を用いて構
成され、前記一対の対数変換手段の次段にそれぞれ接続
された一対のソースフォロアと、差動対回路及びその能
動負荷からなり、前記一対のソースフォロアを介して入
力した前記一対の対数変換手段の各出力電圧を前記光位
置検出素子の２位置間における光の投射位置に対応した
位置信号電流に変換する信号変換手段と、を有すること
を要旨とする。
（作用） 光位置検出素子において一対の電極の配置位置間にお
ける光の投射位置に応じて相対的に変換する第１、第２
の光電流I1、I2が取出される。電流交換手段で、この第
１の光電流I1に対応した第１の電流及び第２の光電流I2
に対応した第２の電流が生じ、対数変換手段で、この第
１の電流及び第２の電流がそれぞれ対数変換されて電圧
として出力される。対数変換手段の各出力電圧は、一対
のソースフォロアをそれぞれ介して信号変換手段におけ
る差動対回路部に入力され、当該各出力電圧に所要の信
号変換処理が施されて（I2−I1）／（I1＋I2）の演算要
素を含む位置信号電流が得られる。この位置信号電流か
ら光の投射位置が検出される。このような信号処理にお
いて、ソースフォロアは、半導体領域上に２行２列に近
接して配列された４個の接合形FETにおける対角位置の
２個づつのソース、ドレイン及びゲートを共通接続した
２組の接合形FET対を用いて構成されているので、その
２組の接合形FET対は、ピンチオフ電圧等の特性のペア
性が向上し、信号変換手段における差動対回路にオフセ
ット誤差の発生が防止されるとともに、その差動対回路
の動作が対数変換手段に干渉して誤差発生の要因となる
ことが防止されて、精度のよい光位置検出が行われる。
このように、汎用の割算器を用いることなく、所要の演
算処理を行うことができるので、その信号処理用の回路
・手段を光位置検出素子とともに１チップ内に集積する
ことが可能となり、装置のコンパクト化を図ることがで
きる。
ける光の投射位置に応じて相対的に変換する第１、第２
の光電流I1、I2が取出される。電流交換手段で、この第
１の光電流I1に対応した第１の電流及び第２の光電流I2
に対応した第２の電流が生じ、対数変換手段で、この第
１の電流及び第２の電流がそれぞれ対数変換されて電圧
として出力される。対数変換手段の各出力電圧は、一対
のソースフォロアをそれぞれ介して信号変換手段におけ
る差動対回路部に入力され、当該各出力電圧に所要の信
号変換処理が施されて（I2−I1）／（I1＋I2）の演算要
素を含む位置信号電流が得られる。この位置信号電流か
ら光の投射位置が検出される。このような信号処理にお
いて、ソースフォロアは、半導体領域上に２行２列に近
接して配列された４個の接合形FETにおける対角位置の
２個づつのソース、ドレイン及びゲートを共通接続した
２組の接合形FET対を用いて構成されているので、その
２組の接合形FET対は、ピンチオフ電圧等の特性のペア
性が向上し、信号変換手段における差動対回路にオフセ
ット誤差の発生が防止されるとともに、その差動対回路
の動作が対数変換手段に干渉して誤差発生の要因となる
ことが防止されて、精度のよい光位置検出が行われる。
このように、汎用の割算器を用いることなく、所要の演
算処理を行うことができるので、その信号処理用の回路
・手段を光位置検出素子とともに１チップ内に集積する
ことが可能となり、装置のコンパクト化を図ることがで
きる。
（実施例） 以下、この発明の実施例を図面に基づいて説明す
る。。
る。。
第１図ないし第４図は、この発明の一実施例を示す図
である。
である。
なお、第１図において前記第６図における部材及び部
位等と、同一ないし均等のものは、前記と同一符号を以
って示し重複した説明を省略する。
位等と、同一ないし均等のものは、前記と同一符号を以
って示し重複した説明を省略する。
まず半導体光位置検出装置の構成を説明すると、第１
図中、７、８は、それぞれnpnトランジスタであり、こ
の２個のトランジスタ７、８により第１の電流変換手段
としての第１のカレントミラー回路が構成されている。
第１のカレントミラー回路におけるトランジスタ７は、
ベース、コレクタ間が接続されるとともに、コレクタは
光位置検出素子１における電極４に接続されている。ト
ランジスタ７が入力トランジスタとして機能し、他のト
ランジスタ８が出力トランジスタとして機能する。
図中、７、８は、それぞれnpnトランジスタであり、こ
の２個のトランジスタ７、８により第１の電流変換手段
としての第１のカレントミラー回路が構成されている。
第１のカレントミラー回路におけるトランジスタ７は、
ベース、コレクタ間が接続されるとともに、コレクタは
光位置検出素子１における電極４に接続されている。ト
ランジスタ７が入力トランジスタとして機能し、他のト
ランジスタ８が出力トランジスタとして機能する。
出力トランジスタ８のコレクタには、第１の光電流I1
とほぼ等しい第１の電流I11が生じる。第１の光電流I1
と、第１の電流I11とは、npnトランジスタ７、８のエミ
ッタ接地電流増幅率をhFEとすると、 I11＝I1・hFE/（hFE＋２） ……（４） の関係にある。
とほぼ等しい第１の電流I11が生じる。第１の光電流I1
と、第１の電流I11とは、npnトランジスタ７、８のエミ
ッタ接地電流増幅率をhFEとすると、 I11＝I1・hFE/（hFE＋２） ……（４） の関係にある。
上記とほぼ同様の構成により、光位置検出素子１にお
ける他の電極５に対し、２個のnpnトランジスタ９、11
を用いて第２の電流変換手段としての第２のカレントミ
ラー回路が構成されている。第２のカレントミラー回路
では、トランジスタ９が入力トランジスタとして機能
し、他のトランジスタ11が出力トランジスタとして機能
する。
ける他の電極５に対し、２個のnpnトランジスタ９、11
を用いて第２の電流変換手段としての第２のカレントミ
ラー回路が構成されている。第２のカレントミラー回路
では、トランジスタ９が入力トランジスタとして機能
し、他のトランジスタ11が出力トランジスタとして機能
する。
出力トランジスタのコレクタには、第２の光電流I2と
ほぼ等しい第２の電流I22が生じる。第２の光電流I
2と、第２の電流I22とは、npnトランジスタ９、11のエ
ミッタ接地電流増幅率をhFEとすると、 I22＝I2・hFE/（hFE＋２） ……（５） の関係にある。
ほぼ等しい第２の電流I22が生じる。第２の光電流I
2と、第２の電流I22とは、npnトランジスタ９、11のエ
ミッタ接地電流増幅率をhFEとすると、 I22＝I2・hFE/（hFE＋２） ……（５） の関係にある。
第１、第２のカレントミラー回路における出力トラン
ジスタ８、11の各コレクタには、npnトランジスタ12、1
3のエミッタがそれぞれ接続されている。npnトランジス
タ12、13はベース、コレクタ間が接続され、その接続点
に基準電圧Vrが共通に加えられている。この各npnトラ
ンジスタ12、13により、そのベース、エミッタ間のダイ
オード特性が利用されて、第１、第２の電流I11、I22を
それぞれ対数変換する一対の対数変換手段が構成されて
いる。各トランジスタ12、13のエミッタに第１、第２の
電流I11、I22が対数変換されてそれぞれ電圧値VA、VBと
して出力される。
ジスタ８、11の各コレクタには、npnトランジスタ12、1
3のエミッタがそれぞれ接続されている。npnトランジス
タ12、13はベース、コレクタ間が接続され、その接続点
に基準電圧Vrが共通に加えられている。この各npnトラ
ンジスタ12、13により、そのベース、エミッタ間のダイ
オード特性が利用されて、第１、第２の電流I11、I22を
それぞれ対数変換する一対の対数変換手段が構成されて
いる。各トランジスタ12、13のエミッタに第１、第２の
電流I11、I22が対数変換されてそれぞれ電圧値VA、VBと
して出力される。
対数変換用のトランジスタ12、13のエミッタは、それ
ぞれｐチャネルJFET（接合形FET）及び定電流源14と1
6、15と17で構成された各ソースフォロアを介して、２
個のnpnトランジスタ18、19からなる差動対回路の各入
力端子に接続されている。
ぞれｐチャネルJFET（接合形FET）及び定電流源14と1
6、15と17で構成された各ソースフォロアを介して、２
個のnpnトランジスタ18、19からなる差動対回路の各入
力端子に接続されている。
ソースフォロア14と16、15と17は、差動対回路を構成
するトランジスタ18、19のベース電流が、対数変換用の
トランジスタ12、13に流れて誤差発生の要因となるのを
防止するために配設されている。このため入、出力間に
等しい電圧シフトが生じるように、定電流源16、17の電
流値は、差動対回路を構成するトランジスタ18、19のベ
ース電流に比べて十分大きな値がとられている。また、
後述するように、一対のソースフォロアを構成する各JF
ET14、15自身についても、半導体領域上に２行２列に近
接して配列された４個のJFETにおける対角位置の２個づ
つのソース、ドレイン及びゲートを共通接続した各JFET
対を用いて構成され、両JFET14、15間における飽和ドレ
イン電流IDSS、ピンチオフ電圧VP等の特性のペア性向上
が図られている。さらに、各定電流源16、17について
も、上記とほぼ同様のいわゆるたすき掛け構成からなる
各JFET対を用いて構成され、特性のペア性向上が図られ
ている。
するトランジスタ18、19のベース電流が、対数変換用の
トランジスタ12、13に流れて誤差発生の要因となるのを
防止するために配設されている。このため入、出力間に
等しい電圧シフトが生じるように、定電流源16、17の電
流値は、差動対回路を構成するトランジスタ18、19のベ
ース電流に比べて十分大きな値がとられている。また、
後述するように、一対のソースフォロアを構成する各JF
ET14、15自身についても、半導体領域上に２行２列に近
接して配列された４個のJFETにおける対角位置の２個づ
つのソース、ドレイン及びゲートを共通接続した各JFET
対を用いて構成され、両JFET14、15間における飽和ドレ
イン電流IDSS、ピンチオフ電圧VP等の特性のペア性向上
が図られている。さらに、各定電流源16、17について
も、上記とほぼ同様のいわゆるたすき掛け構成からなる
各JFET対を用いて構成され、特性のペア性向上が図られ
ている。
23、24はnpnトランジスタであり、この両トランジス
タでカレントミラー回路が構成されており、トランジス
タ24はベース、コレクタ間が接続されて入力トランジス
タとして機能し、他のトランジスタ23は出力トランジス
タとして機能する。入力トランジスタ24のベース・コレ
クタの接続点には、抵抗RBを介してバイアス電圧（V
S（19）＋VBE）が加えられている。出力トランジスタ23
のコレクタは、前記差動対回路の共通エミッタ点に接続
されている。この出力トランジスタ23のコレクタには次
式で与えられる電流が流れる。
タでカレントミラー回路が構成されており、トランジス
タ24はベース、コレクタ間が接続されて入力トランジス
タとして機能し、他のトランジスタ23は出力トランジス
タとして機能する。入力トランジスタ24のベース・コレ
クタの接続点には、抵抗RBを介してバイアス電圧（V
S（19）＋VBE）が加えられている。出力トランジスタ23
のコレクタは、前記差動対回路の共通エミッタ点に接続
されている。この出力トランジスタ23のコレクタには次
式で与えられる電流が流れる。
Iref＝VS（19）/RB ……（６） そしてこの電流が、定電流Irefとして、差動対回路1
8、19に設定されている。
8、19に設定されている。
21、22はpnpトランジスタであり、この２個のトラン
ジスタ21、22により、差動対回路18、19の能動負荷とし
てのカレントミラー回路が構成されている。カレントミ
ラー回路の入力端子25には差動対回路におけるトランジ
スタ18のコレクタが接続され、出力端子26には差動対回
路におけるトランジスタ19のコレクタが接続されてい
る。また、カレントミラー回路の出力端子26は、オペア
ンプで構成された電流電圧変換回路27の反転入力端子
（−）に接続されている。
ジスタ21、22により、差動対回路18、19の能動負荷とし
てのカレントミラー回路が構成されている。カレントミ
ラー回路の入力端子25には差動対回路におけるトランジ
スタ18のコレクタが接続され、出力端子26には差動対回
路におけるトランジスタ19のコレクタが接続されてい
る。また、カレントミラー回路の出力端子26は、オペア
ンプで構成された電流電圧変換回路27の反転入力端子
（−）に接続されている。
差動対回路18、19により、一対のソースフォロアを介
して入力した第１の電流I11及び第２の電流I22を対数変
換した電圧VA、VBが差動増幅されて第１の差動出力電流
IA及び第２の差動出力電流IBが生じる。そして能動負荷
であるカレントミラー回路の入力側に第１の差動出力電
流IAが流れ、出力側にもこれと同値の電流が流れる。し
たがってカレントミラー回路の出力端子26からは、次段
の電流電圧変換回路27に対して第１の差動出力電流IAか
ら第２の差動出力電流IBを差引いた電流が出力される。
後述するようにこの出力を用いて光の投射位置が検出さ
れる。
して入力した第１の電流I11及び第２の電流I22を対数変
換した電圧VA、VBが差動増幅されて第１の差動出力電流
IA及び第２の差動出力電流IBが生じる。そして能動負荷
であるカレントミラー回路の入力側に第１の差動出力電
流IAが流れ、出力側にもこれと同値の電流が流れる。し
たがってカレントミラー回路の出力端子26からは、次段
の電流電圧変換回路27に対して第１の差動出力電流IAか
ら第２の差動出力電流IBを差引いた電流が出力される。
後述するようにこの出力を用いて光の投射位置が検出さ
れる。
而して、差動対回路18、19及びその能動負荷としての
カレントミラー回路21、22により、一対のソースフォロ
アを介して入力した第１の電流I11及び第２の電流I22を
対数変換した電圧VA、VBを光位置検出素子１の２位置間
における光の投射位置に対応した位置信号電流に変換す
る信号変換手段が構成されている。
カレントミラー回路21、22により、一対のソースフォロ
アを介して入力した第１の電流I11及び第２の電流I22を
対数変換した電圧VA、VBを光位置検出素子１の２位置間
における光の投射位置に対応した位置信号電流に変換す
る信号変換手段が構成されている。
電流電圧変換回路27における非反転入力端子（＋）に
は、VS（19）/2の正電圧が加えられている。電流電圧変
換回路27により、上述の位置信号電流が、電圧に変換さ
れて出力される。
は、VS（19）/2の正電圧が加えられている。電流電圧変
換回路27により、上述の位置信号電流が、電圧に変換さ
れて出力される。
次いで、いわゆるたすき掛け構成としたソースフォロ
アを構成する各JFET対、対数変換手段を構成する各npn
トランジスタ12、13及び信号変換手段を構成するnpnト
ランジスタ18、19、pnpトランジスタ21、22のレイアウ
ト図を第２図及び第３図を用いて説明する。第３図は、
第２図中のJFET対14a、14b、15a、15bの部分を詳細に示
す拡大図である。
アを構成する各JFET対、対数変換手段を構成する各npn
トランジスタ12、13及び信号変換手段を構成するnpnト
ランジスタ18、19、pnpトランジスタ21、22のレイアウ
ト図を第２図及び第３図を用いて説明する。第３図は、
第２図中のJFET対14a、14b、15a、15bの部分を詳細に示
す拡大図である。
まず、ソースフォロア用のJFET対を構成する各JFET14
a、14b、15a、15bから説明する。JFET14aは、p+分離拡
散領域33で取り囲まれたn-エピタキシャル層のアイラン
ド32c中に形成されたｐ形拡散層からなるソース領域4
1、ドレイン領域42及びこの両領域41、42間にボロン
（Ｂ）のイオン注入で形成されたｐ形チャネル領域43
と、これらの素子領域を取り囲むように形成されたリン
グ状のn+拡散領域45によるゲート電極とで構成されてい
る。
a、14b、15a、15bから説明する。JFET14aは、p+分離拡
散領域33で取り囲まれたn-エピタキシャル層のアイラン
ド32c中に形成されたｐ形拡散層からなるソース領域4
1、ドレイン領域42及びこの両領域41、42間にボロン
（Ｂ）のイオン注入で形成されたｐ形チャネル領域43
と、これらの素子領域を取り囲むように形成されたリン
グ状のn+拡散領域45によるゲート電極とで構成されてい
る。
他のJFET14b、15a、15bについても、上記と同様に構
成され、これら４個のJFET14a、14b、15a、15bが半導体
領域上に２行２列に近接して配列されている。そして、
対角位置の２個づつのJFET14aと14b、15aと15bのソー
ス、ドレイン及びゲートがAl配線28により共通接続され
て、ソースフォロア用JFET14、15となる各JFET対14aと1
4b、15aと15bが形成されている。このように、いわゆる
たすき掛け構成のJFET対とすることにより、両JFET14、
15間における飽和ドレイン電流IDSS、ピンチオフ電圧VP
等の特性のペア性向上が図られている。
成され、これら４個のJFET14a、14b、15a、15bが半導体
領域上に２行２列に近接して配列されている。そして、
対角位置の２個づつのJFET14aと14b、15aと15bのソー
ス、ドレイン及びゲートがAl配線28により共通接続され
て、ソースフォロア用JFET14、15となる各JFET対14aと1
4b、15aと15bが形成されている。このように、いわゆる
たすき掛け構成のJFET対とすることにより、両JFET14、
15間における飽和ドレイン電流IDSS、ピンチオフ電圧VP
等の特性のペア性向上が図られている。
定電流源16、17については、上記のJFET14a〜15bとほ
ぼ同一素子構造でW/L比が若干小さい４個のJFET16a、16
b、17a、17bを使用し、これらのJFETを、上記とほぼ同
様のいわゆるたすき掛け構成とした各JFET対16aと16b、
17aと17bを用いて構成されている。上述のようにW/L比
を若干小さくすることにより、デバイスパラメータ（I
DSS、VP等）がばらついても、JFET14、15の実効的な動
作点（ｋ＝VGS/VP）はばらつかず、安定した動作が得ら
れる。
ぼ同一素子構造でW/L比が若干小さい４個のJFET16a、16
b、17a、17bを使用し、これらのJFETを、上記とほぼ同
様のいわゆるたすき掛け構成とした各JFET対16aと16b、
17aと17bを用いて構成されている。上述のようにW/L比
を若干小さくすることにより、デバイスパラメータ（I
DSS、VP等）がばらついても、JFET14、15の実効的な動
作点（ｋ＝VGS/VP）はばらつかず、安定した動作が得ら
れる。
対数変換手段を構成する一対のnpnトランジスタ12、1
3、差動対回路を構成する一対のnpnトランジスタ18、19
及びその能動負荷となるカレントミラーを構成する一対
のpnpトランジスタ21、22は、それぞれ隣接配置するこ
とにより特性のペア性が保たれている。
3、差動対回路を構成する一対のnpnトランジスタ18、19
及びその能動負荷となるカレントミラーを構成する一対
のpnpトランジスタ21、22は、それぞれ隣接配置するこ
とにより特性のペア性が保たれている。
上記の対数変換手段、ソースフォロア並びに信号変換
手段等は、光位置検出素子１及び電流変換手段を構成す
る各カレントミラー回路等とともにバイポーラICにより
これを１チップ化することができる。
手段等は、光位置検出素子１及び電流変換手段を構成す
る各カレントミラー回路等とともにバイポーラICにより
これを１チップ化することができる。
第４図は、この１チップ化したバイポーラICの例を部
分的に示すもので、光位置検出素子１、npnトランジス
タ７及びｐチャネルJFET14aが組込まれた部分を示して
いる。同図中、31はｐ形Si基板（サブストレート）であ
り、ｐ形Si基板31上には、ｎ形の半導体領域としてのｎ
−エピタキシャル層32が形成されている。ｎ−エピタキ
シャル層32の所要部位には、ｐ形不純物が選択的に拡散
されてp+分離拡散領域33が形成され、n-エピタキシャル
層32が、このp+分離拡散領域33で分離されてアイランド
32a、32b、32cが形成されている。34はn+埋込層であ
り、このn+埋込層34によりトランジスタのコレクタ抵抗
の低減等が図られる。
分的に示すもので、光位置検出素子１、npnトランジス
タ７及びｐチャネルJFET14aが組込まれた部分を示して
いる。同図中、31はｐ形Si基板（サブストレート）であ
り、ｐ形Si基板31上には、ｎ形の半導体領域としてのｎ
−エピタキシャル層32が形成されている。ｎ−エピタキ
シャル層32の所要部位には、ｐ形不純物が選択的に拡散
されてp+分離拡散領域33が形成され、n-エピタキシャル
層32が、このp+分離拡散領域33で分離されてアイランド
32a、32b、32cが形成されている。34はn+埋込層であ
り、このn+埋込層34によりトランジスタのコレクタ抵抗
の低減等が図られる。
まずアイランド32aに、光位置検出素子１が形成され
ている。アイランド32aには、所要間隔だけ離隔した２
位置にｐ形領域35、36が拡散形成され、この２個のｐ形
領域35、36の間にボロン（Ｂ）のイオン注入によりｐ形
高抵抗層３が形成されている。アイランド32aを構成す
るn-エピタキシャル層と、ｐ形高抵抗層３とのpn接合に
より、光検出面が構成されている。37は、n+コンタクト
領域である。
ている。アイランド32aには、所要間隔だけ離隔した２
位置にｐ形領域35、36が拡散形成され、この２個のｐ形
領域35、36の間にボロン（Ｂ）のイオン注入によりｐ形
高抵抗層３が形成されている。アイランド32aを構成す
るn-エピタキシャル層と、ｐ形高抵抗層３とのpn接合に
より、光検出面が構成されている。37は、n+コンタクト
領域である。
アイランド32bには、npnトランジスタ７が形成されて
いる。アイランド32b中の、38はｐ形ベース拡散領域で
あり、39はn+エミッタ拡散領域である。
いる。アイランド32b中の、38はｐ形ベース拡散領域で
あり、39はn+エミッタ拡散領域である。
また、アイランド32cにｐチャネルJFET14aが形成され
ている。アイランド32cには、所要間隔をおいて１対の
ｐ形領域からなるソース領域41及びドレイン領域42が対
向して形成されている。ソース領域41及びドレイン領域
42の間には、ボロン（Ｂ）のイオン注入によりｐ形チャ
ネル領域43が形成され、さらにこのチャネル領域43の上
にn+ゲート領域44が形成されている。45はn+形領域で形
成されたゲート電極部である。
ている。アイランド32cには、所要間隔をおいて１対の
ｐ形領域からなるソース領域41及びドレイン領域42が対
向して形成されている。ソース領域41及びドレイン領域
42の間には、ボロン（Ｂ）のイオン注入によりｐ形チャ
ネル領域43が形成され、さらにこのチャネル領域43の上
にn+ゲート領域44が形成されている。45はn+形領域で形
成されたゲート電極部である。
各アイランド32a〜32c内のｐ形領域35、36、38、41、
42は、ｐ形不純物の拡散工程で同時に形成され、またn+
形領域37、39、45はｎ形不純物の拡散工程で同時に形成
される。
42は、ｐ形不純物の拡散工程で同時に形成され、またn+
形領域37、39、45はｎ形不純物の拡散工程で同時に形成
される。
なお、第４図中には、npnトランジスタ７及びｐチャ
ネルJFET14aの各１個のみを示したが、前記第１図中の
他のトランジスタ及びJFET等についても、エピタキシャ
ル層32で構成される図示省略の他のアイランドの部分に
作り込むことができ、装置全体の１チップ化が図られて
いる。
ネルJFET14aの各１個のみを示したが、前記第１図中の
他のトランジスタ及びJFET等についても、エピタキシャ
ル層32で構成される図示省略の他のアイランドの部分に
作り込むことができ、装置全体の１チップ化が図られて
いる。
次に上述のように構成された半導体光位置検出装置の
作用を説明する。
作用を説明する。
光位置検出素子１の両電極４、５の間におけるｘの位
置にスポット状の光が投射されると、各電極４、５か
ら、前記（１）、（２）式に示すように、その値が光の
投射位置に応じて相対的に変化する第１、第２の光電流
I1、I2が取出される。
置にスポット状の光が投射されると、各電極４、５か
ら、前記（１）、（２）式に示すように、その値が光の
投射位置に応じて相対的に変化する第１、第２の光電流
I1、I2が取出される。
第１の光電流I1は、第１のカレントミラー回路におけ
る入力トランジスタ７に流れ、その出力トランジスタ８
のコレクタに、前記（４）式で示した第１の電流I11が
生じる。
る入力トランジスタ７に流れ、その出力トランジスタ８
のコレクタに、前記（４）式で示した第１の電流I11が
生じる。
一方、第２の光電流I2は、第２のカレントミラー回路
における入力トランジスタ９に流れ、その出力トランジ
スタ11のコレクタに、前記（５）式で示した第２の電流
I22が生じる。第１の電流I11及び第２の電流I22は対数
変換手段を構成している各トランジスタ12、13に流れ、
対数変換されてその各エミッタに電圧値VA、VBを発生さ
せる。これらの電圧値VA、VBは、それぞれ次式で与えら
れる。
における入力トランジスタ９に流れ、その出力トランジ
スタ11のコレクタに、前記（５）式で示した第２の電流
I22が生じる。第１の電流I11及び第２の電流I22は対数
変換手段を構成している各トランジスタ12、13に流れ、
対数変換されてその各エミッタに電圧値VA、VBを発生さ
せる。これらの電圧値VA、VBは、それぞれ次式で与えら
れる。
VA＝Vr−（kT/q）・ln（A1・I11/IS） ……（７） VB＝Vr−（kT/q）・ln（A1・I22/IS） ……（８） ここで、k:ボルツマン定数 T:絶対温度 q:電子の電荷 IS :トランジスタのベース・エミッタ接合の逆
方向飽和電流 A1 :HFE/（HFE＋１） これらの変換電圧VA、VBは、ソースフォロアを介して
差動対回路18、19に入力され、トランジスタ18のコレク
タに第１の差動出力電流IAが生じ、他のトランジスタ19
のコレクタに第２の差動出力電流IBが生じる。
方向飽和電流 A1 :HFE/（HFE＋１） これらの変換電圧VA、VBは、ソースフォロアを介して
差動対回路18、19に入力され、トランジスタ18のコレク
タに第１の差動出力電流IAが生じ、他のトランジスタ19
のコレクタに第２の差動出力電流IBが生じる。
ここで、前述したように、ソースフォロアを構成する
各JFET14、15は、たすき掛け構成のJFET対で構成され
て、プロセスばらつきによりピンチオフ電圧VPが異なる
値にならないようになっている。これにより、各JFET1
4、15のソース・ゲート間電圧VGSは等しくなり、差動対
回路にオフセット誤差が生じないようになっている。
各JFET14、15は、たすき掛け構成のJFET対で構成され
て、プロセスばらつきによりピンチオフ電圧VPが異なる
値にならないようになっている。これにより、各JFET1
4、15のソース・ゲート間電圧VGSは等しくなり、差動対
回路にオフセット誤差が生じないようになっている。
このようにして、誤差要因が除去されて得られた第
１、第２の差動出力電流IA、IBはそれぞれ次式で与えら
れる。
１、第２の差動出力電流IA、IBはそれぞれ次式で与えら
れる。
IA＝Iref/〔１＋exp〔（q/kT）・（VB−VA）〕〕 ＝Iref・I22/（I11＋I22） ……（９） IB＝Iref/〔１＋exp〔（q/kT）・（VA−VB）〕〕 ＝Iref・I11/（I11＋I22） ……（10） ここで、Irefは前記（６）式で与えられる値であり、
また、前記（４）、（５）式においてhFEの値は２に比
べて十分大きいのでI11I1、I22I2と近似することが
できる。
また、前記（４）、（５）式においてhFEの値は２に比
べて十分大きいのでI11I1、I22I2と近似することが
できる。
次いで、差動対回路の能動負荷であるカレントミラー
回路21、22により、第１、第２の差動出力電流IA、IBが
次のように処理されて、その出力端子26から光位置検出
素子１の２位置間における光の投射位置に対応した位置
信号電流Ifが得られる。
回路21、22により、第１、第２の差動出力電流IA、IBが
次のように処理されて、その出力端子26から光位置検出
素子１の２位置間における光の投射位置に対応した位置
信号電流Ifが得られる。
If＝IA−IB＝Iref・（I2−I1）／（I1＋I2） ……（11） 位置信号電流Ifは、電流電圧変換回路27の反転入力端
子（−）に入力して、電圧に変換され、当該電流電圧変
換回路27から、次のような出力V0U（19）が得られる。
子（−）に入力して、電圧に変換され、当該電流電圧変
換回路27から、次のような出力V0U（19）が得られる。
V0U（19）＝VS（19）/2＋Rf・Iref・（I2−I1）／（I1＋I2） ……（12） 上記榊式のV0U（19）に、第１、第２の光電流I1、I2
として、前記（１）、（２）式を代入し、また定電流Ir
efとして前記（６）式を代入すると、次式が得られる。
として、前記（１）、（２）式を代入し、また定電流Ir
efとして前記（６）式を代入すると、次式が得られる。
V0U（19）＝〔1/2＋（x/l−1/2）２・Rf/RB〕・VS（1
9） ……（13） ここでRB＝2Rfに設定すれば、上記泱式は、次のよう
になる。
9） ……（13） ここでRB＝2Rfに設定すれば、上記泱式は、次のよう
になる。
V0U（19）＝VS（19）・x/l ……（14） VS（19）及びｌの値は、適宜に設定される値なので、
電流電圧変換回路27の出力電圧V0U（19）を測定すれ
ば、光の投射位置ｘが検出される。
電流電圧変換回路27の出力電圧V0U（19）を測定すれ
ば、光の投射位置ｘが検出される。
そしてこのような光の投射位置ｘの検出作用におい
て、光位置検出素子１及び信号処理回路を構成する各素
子が、１チップ内に組込まれて、微小な第１、第２の光
電流I1、I2の信号処理が同一チップ内で行われる。この
ためS/N比が向上するとともに、光位置検出素子１のリ
ーク電流補償も同一チップ内で行うことができて検出精
度が上り、さらには装置の信頼性が向上する。
て、光位置検出素子１及び信号処理回路を構成する各素
子が、１チップ内に組込まれて、微小な第１、第２の光
電流I1、I2の信号処理が同一チップ内で行われる。この
ためS/N比が向上するとともに、光位置検出素子１のリ
ーク電流補償も同一チップ内で行うことができて検出精
度が上り、さらには装置の信頼性が向上する。
次いで第５図には、この発明の他の実施例を示す。
この実施例は、光位置検出素子１の各電極４、５を、
定電圧バッファを介して、第１、第２のカレントミラー
回路における各入力トランジスタ７、９に接続したもの
である。51、52はｐチャネルのJFET、53、54はオペアン
プであり、各オペアンプ53、54の非反転入力端子（＋）
には、正電圧VPの定電圧源55、56がそれぞれ接続されて
いる。
定電圧バッファを介して、第１、第２のカレントミラー
回路における各入力トランジスタ７、９に接続したもの
である。51、52はｐチャネルのJFET、53、54はオペアン
プであり、各オペアンプ53、54の非反転入力端子（＋）
には、正電圧VPの定電圧源55、56がそれぞれ接続されて
いる。
光位置検出素子１における電極４は、JFET51のソース
に接続され、そのドレインが、第１のカレントミラー回
路の入力トランジスタ７に接続されている。オペアンプ
53の反転入力端子（−）は、JFET51のソースに接続さ
れ、オペアンプ53の出力端子はJFET51のゲートに接続さ
れている。JFET51のゲートが、オペアンプ53で駆動され
て、そのソース電位が定電圧VPに保持される。
に接続され、そのドレインが、第１のカレントミラー回
路の入力トランジスタ７に接続されている。オペアンプ
53の反転入力端子（−）は、JFET51のソースに接続さ
れ、オペアンプ53の出力端子はJFET51のゲートに接続さ
れている。JFET51のゲートが、オペアンプ53で駆動され
て、そのソース電位が定電圧VPに保持される。
光位置検出素子１における電極５側についても、JFET
52及びオペアンプ54が、上記と同様の態様で接続されて
いる。
52及びオペアンプ54が、上記と同様の態様で接続されて
いる。
前記の一実施例（第１図）の場合には、光位置検出素
子１から取出される第１、第２の光電流I1、I2の値が変
化すると、第１、第２のカレントミラー回路における各
入力トランジスタ７、９のエミッタ・ベータ電圧が変化
して、光位置検出素子１のバイアス電圧に変化が生じ
る。このため光の投射位置が光検出面の端の方になる
と、第１、第２の光電流I1、I2の差が大きくなるので、
光位置の検出に誤差が生じ易い。
子１から取出される第１、第２の光電流I1、I2の値が変
化すると、第１、第２のカレントミラー回路における各
入力トランジスタ７、９のエミッタ・ベータ電圧が変化
して、光位置検出素子１のバイアス電圧に変化が生じ
る。このため光の投射位置が光検出面の端の方になる
と、第１、第２の光電流I1、I2の差が大きくなるので、
光位置の検出に誤差が生じ易い。
しかし、第５図の実施例においては、第１、第２の光
電流I1、I2の値が変化しても、光位置検出素子１は、常
に一定の電圧（VS（19）−VP）でバイアスされるので、
上記のような誤差の発生が防止される。
電流I1、I2の値が変化しても、光位置検出素子１は、常
に一定の電圧（VS（19）−VP）でバイアスされるので、
上記のような誤差の発生が防止される。
［発明の効果］ 以上説明したように、この発明によれば、信号処理用
の回路・手段を、光位置検出素子から取出される第１、
第２の光電流にそれぞれ対応した第１、第２の電流を生
じさせる一対の電流変換手段と、この第１、第２の電流
をそれぞれ対象変換して電圧として出力する一対の対数
変換手段と、半導体領域上に２行２列に近接して配列さ
れた４個の接合形FETにおける対角位置の２個づつのソ
ース、ドレイン及びゲートを共通接続した２組の接合形
FET対を用いて構成され、前記一対の対数変換手段の次
段にそれぞれ接続された一対のソースフォロアと、差動
対回路及びその能動負荷からなり前記一対のソースフォ
ロアを介して入力した前記一対の対数変換手段の各出力
電圧を前記光位置検出素子の２位置間における光の投射
位置に対応した位置信号電流に変換する信号変換手段と
で構成したため、信号変換手段における差動対回路にオ
フセット誤差の発生が防止されるとともにその差動対回
路の動作が対数変換手段に干渉して誤差発生の要因とな
ることが防止されて精度のよい光位置検出を行うことが
できる。また、汎用の割算器が不要となって、信号処理
用の回路・手段を光位置検出素子とともに１チップ内に
集積することができ、コンパクトで装置の信頼性が向上
するとともに、低価格の半導体光位置検出装置を提供す
ることができる。
の回路・手段を、光位置検出素子から取出される第１、
第２の光電流にそれぞれ対応した第１、第２の電流を生
じさせる一対の電流変換手段と、この第１、第２の電流
をそれぞれ対象変換して電圧として出力する一対の対数
変換手段と、半導体領域上に２行２列に近接して配列さ
れた４個の接合形FETにおける対角位置の２個づつのソ
ース、ドレイン及びゲートを共通接続した２組の接合形
FET対を用いて構成され、前記一対の対数変換手段の次
段にそれぞれ接続された一対のソースフォロアと、差動
対回路及びその能動負荷からなり前記一対のソースフォ
ロアを介して入力した前記一対の対数変換手段の各出力
電圧を前記光位置検出素子の２位置間における光の投射
位置に対応した位置信号電流に変換する信号変換手段と
で構成したため、信号変換手段における差動対回路にオ
フセット誤差の発生が防止されるとともにその差動対回
路の動作が対数変換手段に干渉して誤差発生の要因とな
ることが防止されて精度のよい光位置検出を行うことが
できる。また、汎用の割算器が不要となって、信号処理
用の回路・手段を光位置検出素子とともに１チップ内に
集積することができ、コンパクトで装置の信頼性が向上
するとともに、低価格の半導体光位置検出装置を提供す
ることができる。
第１図ないし第４図はこの発明に係る半導体光位置検出
装置の一実施例を示すもので、第１図は全体構成を示す
回路図、第２図は接合形FET対等の所要素子のレイアウ
トを示す平面図、第３図は第２図中の接合形FET対の部
分を拡大して示す平面図、第４図はバイポーラICにより
１チップ化した例を部分的に示す縦断面図、第５図はこ
の発明の他の実施例を示す要部回路図、第６図は従来の
光位置検出装置を示す回路図である。 1:光位置検出素子、3:p形層、 ４、5:電極、 ７、8:第１の電流変換手段としての第１のカレントミラ
ー回路を構成するトランジスタ、 ９、11:第２の電流変換手段としての第２のカレントミ
ラー回路を構成するトランジスタ、 12、13:対数変換手段を構成するトランジスタ、 14、15:ソースフォロアを構成するJFET（接合形FET）、 14aと14b、15と15b:JFET対、 18、19:差動対回路を構成するトランジスタ、 21、22:能動負荷としてのカレントミラー回路を構成す
るトランジスタ、 32:n形の半導体領域としてのn-エピタキシャル層、 41:ソース領域、42:ドレイン領域、 45:ゲート電極となるn+拡散領域。
装置の一実施例を示すもので、第１図は全体構成を示す
回路図、第２図は接合形FET対等の所要素子のレイアウ
トを示す平面図、第３図は第２図中の接合形FET対の部
分を拡大して示す平面図、第４図はバイポーラICにより
１チップ化した例を部分的に示す縦断面図、第５図はこ
の発明の他の実施例を示す要部回路図、第６図は従来の
光位置検出装置を示す回路図である。 1:光位置検出素子、3:p形層、 ４、5:電極、 ７、8:第１の電流変換手段としての第１のカレントミラ
ー回路を構成するトランジスタ、 ９、11:第２の電流変換手段としての第２のカレントミ
ラー回路を構成するトランジスタ、 12、13:対数変換手段を構成するトランジスタ、 14、15:ソースフォロアを構成するJFET（接合形FET）、 14aと14b、15と15b:JFET対、 18、19:差動対回路を構成するトランジスタ、 21、22:能動負荷としてのカレントミラー回路を構成す
るトランジスタ、 32:n形の半導体領域としてのn-エピタキシャル層、 41:ソース領域、42:ドレイン領域、 45:ゲート電極となるn+拡散領域。
Claims (1)
- 【請求項１】一導電形の半導体領域上に反対導電形層を
形成し、該反対導電形層の離隔した２位置に、当該２位
置間における光の投射位置に応じて相対的に変化する第
１の光電流及び第２の光電流を取出す電極が設けられた
光位置検出素子と、 前記第１の光電流に対応した第１の電流及び前記第２の
光電流に対応した第２の電流を生じさせる一対の電流変
換手段と、 前記第１の電流及び第２の電流をそれぞれ対数変換し電
圧として出力する一対の対数変換手段と、 前記半導体領域上に２行２列に近接して配列された４個
の接合形FETにおける対角位置の２個づつのソース、ド
レイン及びゲートを共通接続した２組の接合形FET対を
用いて構成され、前記一対の対数変換手段の次段にそれ
ぞれ接続された一対のソースフォロアと、 差動対回路及びその能動負荷からなり、前記一対のソー
スフォロアを介して入力した前記一対の対数変換手段の
各出力電圧を前記光位置検出素子の２位置間における光
の投射位置に対応した位置信号電流に変換する信号変換
手段と、 を有することを特徴とする半導体光位置検出装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3750790A JP2827397B2 (ja) | 1990-02-20 | 1990-02-20 | 半導体光位置検出装置 |
| US07/649,836 US5130529A (en) | 1990-02-20 | 1991-02-05 | Semiconductor optical position sensing device |
| DE4105306A DE4105306C2 (de) | 1990-02-20 | 1991-02-20 | Halbleitende optische Positionsmeßvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3750790A JP2827397B2 (ja) | 1990-02-20 | 1990-02-20 | 半導体光位置検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03242503A JPH03242503A (ja) | 1991-10-29 |
| JP2827397B2 true JP2827397B2 (ja) | 1998-11-25 |
Family
ID=12499446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3750790A Expired - Fee Related JP2827397B2 (ja) | 1990-02-20 | 1990-02-20 | 半導体光位置検出装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5130529A (ja) |
| JP (1) | JP2827397B2 (ja) |
| DE (1) | DE4105306C2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4413481C2 (de) * | 1994-04-19 | 1999-12-16 | Vishay Semiconductor Gmbh | Optoelektronisches Bauelement |
| US5448054A (en) * | 1994-06-27 | 1995-09-05 | The United States Of America As Represented By The Secretary Of The Navy | Circuit for use in determining the position of light incident on a position sensing detector |
| US6351994B1 (en) | 2000-06-09 | 2002-03-05 | Trilogy Technologies, Inc. | Sensor system for determining relative displacement of an object using an activation member |
| US6401351B1 (en) | 2000-06-09 | 2002-06-11 | Trilogy Technologies, Inc. | Sensor system for determining relative displacement of an object using a flexible retractable activation member |
| JP4030710B2 (ja) * | 2000-08-07 | 2008-01-09 | 富士フイルム株式会社 | 画像読取装置 |
| US6831299B2 (en) * | 2000-11-09 | 2004-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3728691A1 (de) * | 1986-08-28 | 1988-03-10 | Nissan Motor | Lichtempfindlicher positionssensor |
-
1990
- 1990-02-20 JP JP3750790A patent/JP2827397B2/ja not_active Expired - Fee Related
-
1991
- 1991-02-05 US US07/649,836 patent/US5130529A/en not_active Expired - Lifetime
- 1991-02-20 DE DE4105306A patent/DE4105306C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4105306C2 (de) | 1995-09-07 |
| JPH03242503A (ja) | 1991-10-29 |
| US5130529A (en) | 1992-07-14 |
| DE4105306A1 (de) | 1991-09-05 |
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Legal Events
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|---|---|---|---|
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