JPH0369159A - 半導体装置 - Google Patents
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- JPH0369159A JPH0369159A JP1205907A JP20590789A JPH0369159A JP H0369159 A JPH0369159 A JP H0369159A JP 1205907 A JP1205907 A JP 1205907A JP 20590789 A JP20590789 A JP 20590789A JP H0369159 A JPH0369159 A JP H0369159A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 8
- 238000001514 detection method Methods 0.000 abstract description 26
- 238000010586 diagram Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
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- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
-
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に、パワー用の縦型ＭＯ
Ｓトランジスタとその出力電流センス用のトランジスタ
を同一基板上に形成した半導体集積回路に関する。
Ｓトランジスタとその出力電流センス用のトランジスタ
を同一基板上に形成した半導体集積回路に関する。
近年、縦型ＭＯＳトランジスタの出力電流を検出する方
法として第４図（ａ）、（ｂ）に示す半導体装置が提案
されている。その構造は縦型ＭＯＳトランジスタのセル
の一部を独立させ、電流センス用のＭＯＳ）ランジメタ
３４を同一基板上に形成したものである。縦型ＭＯＳト
ランジスタの構造上、出力用の縦型ＭＯＳトランジスタ
３３のドレイン電極とセンス用のＭＯＳ）ランジメタ３
４のトレイン電極は共通接続されている。
法として第４図（ａ）、（ｂ）に示す半導体装置が提案
されている。その構造は縦型ＭＯＳトランジスタのセル
の一部を独立させ、電流センス用のＭＯＳ）ランジメタ
３４を同一基板上に形成したものである。縦型ＭＯＳト
ランジスタの構造上、出力用の縦型ＭＯＳトランジスタ
３３のドレイン電極とセンス用のＭＯＳ）ランジメタ３
４のトレイン電極は共通接続されている。
また両トランジスタのゲートを極（ポリシリコンゲート
１３）も電気的に接続されており、ソース電極だけが独
立の端子ＳＭ、Ｓｓを有している。
１３）も電気的に接続されており、ソース電極だけが独
立の端子ＳＭ、Ｓｓを有している。
通常出力用の縦型ＭＯＳトランジスタ３３のゲート幅に
対するセンス用のＭＯＳトランジスタ３４のゲート幅の
割合は１０００分の１程度としてある。
対するセンス用のＭＯＳトランジスタ３４のゲート幅の
割合は１０００分の１程度としてある。
次に従来の半導体装置を用いた電流検出方法を第５図を
用いて説明する。センス用のＭＯＳトランジスタ３４の
ソース電極３１は電流検出用抵抗２４を介して出力用の
縦型ＭＯＳ）ランジメタ３３のソース電極３０に接続さ
れる。検出用抵抗２４の電圧降下がセンス用のＭＯＳト
ランジスタのゲート・ソース間電圧に比べて充分小さけ
ればセンス用のＭＯＳトランジスタのゲート・ソース間
電圧と出力用の縦型ＭＯＳトランジスタのゲート・ソー
ス間電圧とはほぼ等しいとみなすことができる。したが
って、両トランジスタはカレントミラーを構成すること
になり、センス用のＭＯＳトランジスタ３４に流れる電
流を測定することにより、出力用の縦型ＭＯＳ）ランジ
メタ３３の出力電流を知ることができる。センス用のＭ
ＯＳトランジスタ３４に流れる電流は出力用の縦型ＭＯ
Ｓトランジスタ３３に流れる電流に比べ１０００分の１
程度と小さいため、電流検出用抵抗２４で消費される電
力は低くおさえられ、低消費電力の電流検出回路を構成
することが可能となる。
用いて説明する。センス用のＭＯＳトランジスタ３４の
ソース電極３１は電流検出用抵抗２４を介して出力用の
縦型ＭＯＳ）ランジメタ３３のソース電極３０に接続さ
れる。検出用抵抗２４の電圧降下がセンス用のＭＯＳト
ランジスタのゲート・ソース間電圧に比べて充分小さけ
ればセンス用のＭＯＳトランジスタのゲート・ソース間
電圧と出力用の縦型ＭＯＳトランジスタのゲート・ソー
ス間電圧とはほぼ等しいとみなすことができる。したが
って、両トランジスタはカレントミラーを構成すること
になり、センス用のＭＯＳトランジスタ３４に流れる電
流を測定することにより、出力用の縦型ＭＯＳ）ランジ
メタ３３の出力電流を知ることができる。センス用のＭ
ＯＳトランジスタ３４に流れる電流は出力用の縦型ＭＯ
Ｓトランジスタ３３に流れる電流に比べ１０００分の１
程度と小さいため、電流検出用抵抗２４で消費される電
力は低くおさえられ、低消費電力の電流検出回路を構成
することが可能となる。
電流検出用抵抗２４の電圧降下は差動増幅回路４１で増
幅され、コンパレータ２６で基準電圧源２５と比較され
ることにより、電流検出が行われる。
幅され、コンパレータ２６で基準電圧源２５と比較され
ることにより、電流検出が行われる。
上述した従来の半導体装置を用いた電流検出は、センス
用のＭＯＳトランジスタ３４のソース側に電流検出用抵
抗２４を入れているため、電流検出用抵抗２４の電圧降
下が増大した場合センス用のＭｏＳトランジスタ３４と
出力用の縦型ＭＯＳトランジスタ３３とのゲート・ソー
ス間電圧の差が大きくなり、カレントミラーとしての動
作が不可能となり、検出電流の誤差が大きくなるという
欠点がある。また、負荷の変動により出力用の縦型ＭＯ
Ｓトランジスタのソースの電位は接地レベルから電源電
圧レベルまで振れるため、電流検出用抵抗２４の電圧降
下を差動増幅する必要がある。接地レベルから電源電圧
レベルまで変動する電圧を一定の増幅率で増幅する差動
増幅器を構成することが難しいことも従来の電流検出の
欠点である。
用のＭＯＳトランジスタ３４のソース側に電流検出用抵
抗２４を入れているため、電流検出用抵抗２４の電圧降
下が増大した場合センス用のＭｏＳトランジスタ３４と
出力用の縦型ＭＯＳトランジスタ３３とのゲート・ソー
ス間電圧の差が大きくなり、カレントミラーとしての動
作が不可能となり、検出電流の誤差が大きくなるという
欠点がある。また、負荷の変動により出力用の縦型ＭＯ
Ｓトランジスタのソースの電位は接地レベルから電源電
圧レベルまで振れるため、電流検出用抵抗２４の電圧降
下を差動増幅する必要がある。接地レベルから電源電圧
レベルまで変動する電圧を一定の増幅率で増幅する差動
増幅器を構成することが難しいことも従来の電流検出の
欠点である。
本発明の半導体装置は、第１導電型半導体基板に選択的
に設けられた第２導電型のベース拡散層を有する縦型Ｍ
ＯＳトランジスタと、前記半導体基板内に前記ベース拡
散層より深い第２導電型ウェルを設け前記ベース拡散層
と実質的に不純物濃度が同一のチャネル領域を前記第２
導電型ウェルに設けてなる横型のＤＭＯＳ）−ランジス
タとを有し、前記縦型ＭＯＳトランジスタ及びＤＭＯＳ
トランジスタのゲート電極及びソース電極はそれぞれ共
通のゲート端子及びソース端子に接続されているという
ものである。
に設けられた第２導電型のベース拡散層を有する縦型Ｍ
ＯＳトランジスタと、前記半導体基板内に前記ベース拡
散層より深い第２導電型ウェルを設け前記ベース拡散層
と実質的に不純物濃度が同一のチャネル領域を前記第２
導電型ウェルに設けてなる横型のＤＭＯＳ）−ランジス
タとを有し、前記縦型ＭＯＳトランジスタ及びＤＭＯＳ
トランジスタのゲート電極及びソース電極はそれぞれ共
通のゲート端子及びソース端子に接続されているという
ものである。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の第１の実施例を示す半導体チッ
プの断面図であり、第１図（ｂ）はその等価回路図であ
る。
プの断面図であり、第１図（ｂ）はその等価回路図であ
る。
出力用の縦型ＭＯＳ）ランジメタ１８の構造は通常のデ
ィスクリートデバイスのものと全く同じじである。同一
基板上にＰウェル３−２を設け、そこにセンス用として
Ｎチャネル横型のＤＭＯＳトランジスタ１９が設けられ
ている。両トランジスタのゲート電極（ポリシリコンゲ
ート）およびソース電極は互いに電気的に接続されてお
り、ドレイン端子（ＤＭ 、 Ｄｓ ）だけが電気的に
分離されている。センス用のＤＭＯＳトランジスタ１９
のソース側には出力用の縦型ＭｏＳトランジスタのベー
ス拡散層４の形成工程と同一工程で形成した拡散層がチ
ャネル領域として存在している。Ｐウェル拡散層３−２
の表面濃度を出力用の縦型ＭＯＳトランジスタのＰ型の
ベース拡散層４に比べて低く設定しておくとセンス用の
ＤＭＯＳ）−ランジスタ１９のしきい値電圧はベース拡
散層４と同一工程で形成されるＰ型頭域５（チャネル領
域）の表面濃度で決定され、Ｐウェル３−２の濃度の影
響は小さくなる。その結果センス用のＤＭＯＳトランジ
スタ１つのしきい値電圧は出力用の縦型ＭＯＳ）ランジ
メタ１８のしきい値電圧とほぼ等しくなる。つまり、４
，５の不純物濃度は実質的に同一とみなせる。
ィスクリートデバイスのものと全く同じじである。同一
基板上にＰウェル３−２を設け、そこにセンス用として
Ｎチャネル横型のＤＭＯＳトランジスタ１９が設けられ
ている。両トランジスタのゲート電極（ポリシリコンゲ
ート）およびソース電極は互いに電気的に接続されてお
り、ドレイン端子（ＤＭ 、 Ｄｓ ）だけが電気的に
分離されている。センス用のＤＭＯＳトランジスタ１９
のソース側には出力用の縦型ＭｏＳトランジスタのベー
ス拡散層４の形成工程と同一工程で形成した拡散層がチ
ャネル領域として存在している。Ｐウェル拡散層３−２
の表面濃度を出力用の縦型ＭＯＳトランジスタのＰ型の
ベース拡散層４に比べて低く設定しておくとセンス用の
ＤＭＯＳ）−ランジスタ１９のしきい値電圧はベース拡
散層４と同一工程で形成されるＰ型頭域５（チャネル領
域）の表面濃度で決定され、Ｐウェル３−２の濃度の影
響は小さくなる。その結果センス用のＤＭＯＳトランジ
スタ１つのしきい値電圧は出力用の縦型ＭＯＳ）ランジ
メタ１８のしきい値電圧とほぼ等しくなる。つまり、４
，５の不純物濃度は実質的に同一とみなせる。
第２図は本発明の半導体装置を用いた電流検出回路の回
路図である。センス用のＭＯＳトランジスタのドレイン
端子（１６）は電流検出用抵抗２４を介して出力用の縦
型ＭＯＳトランジスタ１９のドレイン端子（１７）に接
続される。センス用のＭＯＳトランジスタ１９のゲート
・ソース間電圧と出力用の縦型ＭＯＳ）ランジメタ１８
のゲート・ソース間電圧は等しく、両トランジスタはカ
レントミラーを構成してる。したがって電流検出用抵抗
２４の電圧降下をコンパレータ２６で基準電圧源２５と
比較することにより精度良く電流検出を行うことが可能
である。電流検出用抵抗２４の一方の端子は電源端子２
８に接続されているため、電源ラインを基準にした基準
電圧源２５と直接比較することができ、従来の方法に比
べ著しく回路が簡略化される。
路図である。センス用のＭＯＳトランジスタのドレイン
端子（１６）は電流検出用抵抗２４を介して出力用の縦
型ＭＯＳトランジスタ１９のドレイン端子（１７）に接
続される。センス用のＭＯＳトランジスタ１９のゲート
・ソース間電圧と出力用の縦型ＭＯＳ）ランジメタ１８
のゲート・ソース間電圧は等しく、両トランジスタはカ
レントミラーを構成してる。したがって電流検出用抵抗
２４の電圧降下をコンパレータ２６で基準電圧源２５と
比較することにより精度良く電流検出を行うことが可能
である。電流検出用抵抗２４の一方の端子は電源端子２
８に接続されているため、電源ラインを基準にした基準
電圧源２５と直接比較することができ、従来の方法に比
べ著しく回路が簡略化される。
第３図は本発明の第２の実施例の断面図である。
この実施例ではセンス用のＭＯＳトランジスタ１９を出
力用縦型ＭＯＳトランジスタ１８の外周Ｐウェル拡散層
（３〉中に形成しておりチップ面積を低減できるという
利点がある。
力用縦型ＭＯＳトランジスタ１８の外周Ｐウェル拡散層
（３〉中に形成しておりチップ面積を低減できるという
利点がある。
以上説明したように本発明は、ソース側に縦型ＭＯＳト
ランジスタのベース拡散層と不純物濃度が実質的に同一
のチャネル領域を有する横型のＤＭＯＳトランジスタを
センス用のＭＯＳトランジスタとして有しているので縦
型ＭＯＳトランジスタとＤＭＯＳトランジスタのドレイ
ン端子を独立に設けることができる結果、電流検出用抵
抗をセンス用のＭＯＳトランジスタのドレイン端子側に
入れることができる。したがって、出力用縦型ＭＯＳト
ランジスタ１８とセンス用のＭＯＳトランジスタ１９と
のゲート・ソース間電圧を完全に等しくすることができ
両トランジスタは完全なカレントミラーとして動作する
ため、高精度の電流検出が可能となる効果がある。また
、電流検出用抵抗２４の一方の端子は電源端子２８に固
定されるため、従来の方法で必要だった差動増幅を行う
必要はない、従って検出回路を簡略化できる効果もある
。
ランジスタのベース拡散層と不純物濃度が実質的に同一
のチャネル領域を有する横型のＤＭＯＳトランジスタを
センス用のＭＯＳトランジスタとして有しているので縦
型ＭＯＳトランジスタとＤＭＯＳトランジスタのドレイ
ン端子を独立に設けることができる結果、電流検出用抵
抗をセンス用のＭＯＳトランジスタのドレイン端子側に
入れることができる。したがって、出力用縦型ＭＯＳト
ランジスタ１８とセンス用のＭＯＳトランジスタ１９と
のゲート・ソース間電圧を完全に等しくすることができ
両トランジスタは完全なカレントミラーとして動作する
ため、高精度の電流検出が可能となる効果がある。また
、電流検出用抵抗２４の一方の端子は電源端子２８に固
定されるため、従来の方法で必要だった差動増幅を行う
必要はない、従って検出回路を簡略化できる効果もある
。
以上はすべてＮチャネルＭＯＳトランジスタについて説
明したが不純物の極性および電源電圧の極性を反転すれ
ばＰチャネルＭＯ３トランジスタについても同様の議論
が成り立つ。
明したが不純物の極性および電源電圧の極性を反転すれ
ばＰチャネルＭＯ３トランジスタについても同様の議論
が成り立つ。
第１図（ａ）及び（ｂ）はそれぞれ本発明の第１の実施
例を示す断面図および等価回路図、第２図は本発明の半
導体装置を利用した電流検出回路の回路図、第３図は本
発明の第２の実施例を示す断面図、第４図（ａ）及び（
ｂ）はそれぞれ従来の半導体装置を示す断面図および等
価回路図、第５図は従来の半導体装置を利用した電流検
出回路の回路図である。 １・・・Ｎ“基板（Ｓｉ） 、２・・・Ｎ−エピタキシ
ャル層、３．３−１．３−２・・・Ｐウェル、４・・・
Ｐ型のベース拡散層、５・・・Ｐ壁領域、６・・・Ｎ＋
拡散層、７・・・Ｐ＋拡散層、１２・・・ゲート酸化膜
、１３・・・ポリシリコンゲート、１４・・・ＰＳＧ膜
、１５・・・ソース端子、１６・・・センス用のＭＯＳ
トランジスタのドレイン端子、１７・・・縦型ＭＯＳト
ランジスタのトレイン端子、１８・・・出力用縦型ＭＯ
Ｓトランジスタ、１つ・・・センス用のＭＯＳトランジ
スタ、２０・・・フィールド酸化膜、２１・・・入力端
子、２２・・・ゲートドライブ回路、２３・・・負荷、
２４・・・電流検出用抵抗、２５・・・基準電圧源、２
６・・・コンパレータ、２７・・・電流検出出力端子、
２８・・・電源端子、２つ・・・本発明の半導体装置、
３０・・・従来の縦型ＭＯＳトランジスタのソース端子
、３１・・・従来のセンス用のＭＯＳトランジスタのソ
ース端子、３２・・・ドレイン端子、３３・・・出力用
の縦型ＭＯＳトランジスタ、３４・・・従来のセンス用
のＭＯＳトランジスタ、４０・・・従来の半導体装置、
４１・・・差動増幅回路。 ｒｔＦＩ人弁理士内原 晋 祈ｌ関 第３図 ＄褪 に ３＋ ５５Ｍ ３／ ３θ 給＋囚
例を示す断面図および等価回路図、第２図は本発明の半
導体装置を利用した電流検出回路の回路図、第３図は本
発明の第２の実施例を示す断面図、第４図（ａ）及び（
ｂ）はそれぞれ従来の半導体装置を示す断面図および等
価回路図、第５図は従来の半導体装置を利用した電流検
出回路の回路図である。 １・・・Ｎ“基板（Ｓｉ） 、２・・・Ｎ−エピタキシ
ャル層、３．３−１．３−２・・・Ｐウェル、４・・・
Ｐ型のベース拡散層、５・・・Ｐ壁領域、６・・・Ｎ＋
拡散層、７・・・Ｐ＋拡散層、１２・・・ゲート酸化膜
、１３・・・ポリシリコンゲート、１４・・・ＰＳＧ膜
、１５・・・ソース端子、１６・・・センス用のＭＯＳ
トランジスタのドレイン端子、１７・・・縦型ＭＯＳト
ランジスタのトレイン端子、１８・・・出力用縦型ＭＯ
Ｓトランジスタ、１つ・・・センス用のＭＯＳトランジ
スタ、２０・・・フィールド酸化膜、２１・・・入力端
子、２２・・・ゲートドライブ回路、２３・・・負荷、
２４・・・電流検出用抵抗、２５・・・基準電圧源、２
６・・・コンパレータ、２７・・・電流検出出力端子、
２８・・・電源端子、２つ・・・本発明の半導体装置、
３０・・・従来の縦型ＭＯＳトランジスタのソース端子
、３１・・・従来のセンス用のＭＯＳトランジスタのソ
ース端子、３２・・・ドレイン端子、３３・・・出力用
の縦型ＭＯＳトランジスタ、３４・・・従来のセンス用
のＭＯＳトランジスタ、４０・・・従来の半導体装置、
４１・・・差動増幅回路。 ｒｔＦＩ人弁理士内原 晋 祈ｌ関 第３図 ＄褪 に ３＋ ５５Ｍ ３／ ３θ 給＋囚
Claims (1)
- 第１導電型半導体基板に選択的に設けられた第２導電型
のベース拡散層を有する縦型ＭＯＳトランジスタと、前
記半導体基板内に前記ベース拡散層より深い第２導電型
ウェルを設け前記ベース拡散層と実質的に不純物濃度が
同一のチャネル領域を前記第２導電型ウェルに設けてな
る横型のＤＭＯＳトランジスタとを有し、前記縦型ＭＯ
Ｓトランジスタ及びＤＭＯＳトランジスタのゲート電極
及びソース電極はそれぞれ共通のゲート端子及びソース
端子に接続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205907A JPH0369159A (ja) | 1989-08-08 | 1989-08-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205907A JPH0369159A (ja) | 1989-08-08 | 1989-08-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0369159A true JPH0369159A (ja) | 1991-03-25 |
Family
ID=16514731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1205907A Pending JPH0369159A (ja) | 1989-08-08 | 1989-08-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0369159A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410171A (en) * | 1992-03-30 | 1995-04-25 | Nippondenso Co., Ltd. | Vertical type semiconductor with main current section and emulation current section |
| JP2006506038A (ja) * | 2002-11-05 | 2006-02-16 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 集積突入電流リミッタ回路および方法 |
| JP2006508628A (ja) * | 2002-11-12 | 2006-03-09 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 集積された突入電流リミッタ回路および方法 |
| JP2007215391A (ja) * | 2005-11-08 | 2007-08-23 | Renesas Technology Corp | スイッチング電源装置と半導体集積回路装置及び電源装置 |
| WO2011161721A1 (ja) * | 2010-06-24 | 2011-12-29 | 三菱電機株式会社 | 電力用半導体装置 |
| DE102013213734B4 (de) * | 2012-07-14 | 2016-06-23 | Infineon Technologies Ag | Strom-Sense-Transistor mit Einbettung von Sense-Transistorzellen und Verfahren zur Herstellung |
-
1989
- 1989-08-08 JP JP1205907A patent/JPH0369159A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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