JPH0590516A - Ｍｏｓ型半導体差動増幅回路 - Google Patents
Ｍｏｓ型半導体差動増幅回路Info
- Publication number
- JPH0590516A JPH0590516A JP3274613A JP27461391A JPH0590516A JP H0590516 A JPH0590516 A JP H0590516A JP 3274613 A JP3274613 A JP 3274613A JP 27461391 A JP27461391 A JP 27461391A JP H0590516 A JPH0590516 A JP H0590516A
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- Japan
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- wiring
- mos
- pair
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 一対のＭＯＳトランジスタのソースあるいは
ドレイン配線のレイアウト上のアンバランスを補償する
ダミー配線を設けることにより入力オフセット電圧を下
げる。 【構成】 一対の差動トランジスタを構成する第１およ
び第２の差動トランジスタＴｒ１、Ｔｒ２のそれぞれ
は、基板上に分散配置された複数個のＭＯＳ型トランジ
スタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ２ａ、Ｔｒ２ｂに分割さ
れる。そして、チャネル領域近傍でのソースまたはドレ
インへの配線６のレイアウトが、対をなすＭＯＳ型トラ
ンジスタ同志でアンバランスのものについては、互に対
をなすＭＯＳ型トランジスタ同志がバランスするように
チャネル領域近傍の基板表面にダミー配線２１を設け
る。
ドレイン配線のレイアウト上のアンバランスを補償する
ダミー配線を設けることにより入力オフセット電圧を下
げる。 【構成】 一対の差動トランジスタを構成する第１およ
び第２の差動トランジスタＴｒ１、Ｔｒ２のそれぞれ
は、基板上に分散配置された複数個のＭＯＳ型トランジ
スタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ２ａ、Ｔｒ２ｂに分割さ
れる。そして、チャネル領域近傍でのソースまたはドレ
インへの配線６のレイアウトが、対をなすＭＯＳ型トラ
ンジスタ同志でアンバランスのものについては、互に対
をなすＭＯＳ型トランジスタ同志がバランスするように
チャネル領域近傍の基板表面にダミー配線２１を設け
る。
Description
【０００１】
【産業上の利用分野】本発明は、対をなす差動トランジ
スタのそれぞれが複数個のＭＯＳトランジスタに分割さ
れたＭＯＳ型半導体差動増幅回路に関する。
スタのそれぞれが複数個のＭＯＳトランジスタに分割さ
れたＭＯＳ型半導体差動増幅回路に関する。
【０００２】
【従来の技術】図３は、一対の差動トランジスタをＭＯ
ＳＦＥＴとした差動増幅回路図を示し、Ｔｒ１、Ｔｒ２
はＮ型ＭＯＳトランジスタ、Ｔｒ３、Ｔｒ４はカレント
ミラーを構成するＰ型ＭＯＳトランジスタであり、Ｎ型
ＭＯＳトランジスタＴｒ１、Ｔｒ２のソースは接地電圧
ＶSSに、Ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４のソー
スは電源電圧ＶDDにそれぞれ接続されている。ＭＯＳＦ
ＥＴを使用した差動増幅回路では、従来から、オフセッ
ト電圧を極力低減する目的で、対をなすＭＯＳトランジ
スタＴｒ１、Ｔｒ２をそれぞれ複数個に分割している。
ＳＦＥＴとした差動増幅回路図を示し、Ｔｒ１、Ｔｒ２
はＮ型ＭＯＳトランジスタ、Ｔｒ３、Ｔｒ４はカレント
ミラーを構成するＰ型ＭＯＳトランジスタであり、Ｎ型
ＭＯＳトランジスタＴｒ１、Ｔｒ２のソースは接地電圧
ＶSSに、Ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４のソー
スは電源電圧ＶDDにそれぞれ接続されている。ＭＯＳＦ
ＥＴを使用した差動増幅回路では、従来から、オフセッ
ト電圧を極力低減する目的で、対をなすＭＯＳトランジ
スタＴｒ１、Ｔｒ２をそれぞれ複数個に分割している。
【０００３】図４は、各ＭＯＳトランジスタＴｒ１、Ｔ
ｒ２をそれぞれ２個づつに分割した例を示すもので、Ｔ
ｒ１はＴｒ１ａとＴｒ１ｂに、Ｔｒ２はＴｒ２ａとＴｒ
２ｂに分割され、４つのトランジスタの各ソースは共通
接続されるとともに、トランジスタＴｒ１ａとＴｒ１ｂ
のドレインは共通に、トランジスタＴｒ２ａとＴｒ２ｂ
のドレインは共通に接続されている。
ｒ２をそれぞれ２個づつに分割した例を示すもので、Ｔ
ｒ１はＴｒ１ａとＴｒ１ｂに、Ｔｒ２はＴｒ２ａとＴｒ
２ｂに分割され、４つのトランジスタの各ソースは共通
接続されるとともに、トランジスタＴｒ１ａとＴｒ１ｂ
のドレインは共通に、トランジスタＴｒ２ａとＴｒ２ｂ
のドレインは共通に接続されている。
【０００４】図５は図４に示すように一対のＭＯＳトラ
ンジスタＴｒ１、Ｔｒ２をそれぞれ２分割した場合のＭ
ＯＳ型半導体差動増幅回路のレイアウトを示す。１、２
は半導体基板３上に形成されたＮ+型拡散層であり、一
方のＮ+型拡散層１内にＭＯＳトランジスタＴｒ１ａと
Ｔｒ２ａが形成され、他方のＮ+型拡散層２内にＭＯＳ
トランジスタＴｒ１ｂとＴｒ２ｂが形成されている。各
トランジスタのソースにはソースＡｌ（アルミニュウ
ム）配線４が共通に接続され、トランジスタＴｒ１ａお
よびＴｒ１ｂのドレインにはドレインＡｌ（アルミニュ
ウム）配線５が共通に接続され、トランジスタＴｒ２ａ
およびＴｒ２ｂのドレインにはドレインＡｌ配線６が共
通に接続されている。さらに、７、８は、それぞれトラ
ンジスタＴｒ１ａとＴｒ１ｂのポリシリコンゲートであ
り、接続部９を介して一体に形成されている。１０、１
１は、トランジスタＴｒ２ａとＴｒ２ｂのそれぞれ別体
のポリシリコンゲートであり、各トランジスタＴｒ２ａ
とＴｒ２ｂのゲートはゲートＡｌ配線１２で共通接続さ
れている。なお、図５において、ＤＣはドレインコンタ
クトホール、ＳＣはソースコンタクトホール、ＧＣはゲ
ートコンタクトホールである。また、図４において図５
と対応する箇所に同一の符号に付して示す。
ンジスタＴｒ１、Ｔｒ２をそれぞれ２分割した場合のＭ
ＯＳ型半導体差動増幅回路のレイアウトを示す。１、２
は半導体基板３上に形成されたＮ+型拡散層であり、一
方のＮ+型拡散層１内にＭＯＳトランジスタＴｒ１ａと
Ｔｒ２ａが形成され、他方のＮ+型拡散層２内にＭＯＳ
トランジスタＴｒ１ｂとＴｒ２ｂが形成されている。各
トランジスタのソースにはソースＡｌ（アルミニュウ
ム）配線４が共通に接続され、トランジスタＴｒ１ａお
よびＴｒ１ｂのドレインにはドレインＡｌ（アルミニュ
ウム）配線５が共通に接続され、トランジスタＴｒ２ａ
およびＴｒ２ｂのドレインにはドレインＡｌ配線６が共
通に接続されている。さらに、７、８は、それぞれトラ
ンジスタＴｒ１ａとＴｒ１ｂのポリシリコンゲートであ
り、接続部９を介して一体に形成されている。１０、１
１は、トランジスタＴｒ２ａとＴｒ２ｂのそれぞれ別体
のポリシリコンゲートであり、各トランジスタＴｒ２ａ
とＴｒ２ｂのゲートはゲートＡｌ配線１２で共通接続さ
れている。なお、図５において、ＤＣはドレインコンタ
クトホール、ＳＣはソースコンタクトホール、ＧＣはゲ
ートコンタクトホールである。また、図４において図５
と対応する箇所に同一の符号に付して示す。
【０００５】
【発明が解決しようとする課題】しかしながら、図５に
示すレイアウトをとる従来のＭＯＳ型半導体差動増幅回
路においては、トランジスタＴｒ１ａのゲート７とトラ
ンジスタＴｒ２ａのゲート１０近傍のドレインＡｌ配線
６のレイアウトが異なる。すなわち、トランジスタＴｒ
１ａのゲート７の近傍には、トランジスタＴｒ２ｂまで
延設されるソースＡｌ配線６ａが配設されているのに対
して、トランジスタＴｒ２ａのゲート１０近傍にはＡｌ
配線が配設されていない。そのため、アルミニュウムの
熱膨張係数（２３．５×１０-6［℃-1］）とＳｉあるい
はＳｉＯ2の熱膨張係数（３．５×１０-6［℃-1］，
０．６×１０-6［℃-1］））との相違により、ＭＯＳト
ランジスタのしきい値電圧や移動度を決めるゲート電極
直下のＳｉの表面に熱応力が作用する。これに対して、
トランジスタＴｒ２ａのゲート１０の近傍にはＡｌ配線
がないからこのような熱応力が作用しない。そのため、
トランジスタＴｒ１ａとＴｒ２ａの熱応力による影響に
差が生じ，差動入力対を構成するＭＯＳトランジスタＴ
ｒ１とＴｒ２のペア性が崩れて入力オフセット電圧が増
加するという問題がある。
示すレイアウトをとる従来のＭＯＳ型半導体差動増幅回
路においては、トランジスタＴｒ１ａのゲート７とトラ
ンジスタＴｒ２ａのゲート１０近傍のドレインＡｌ配線
６のレイアウトが異なる。すなわち、トランジスタＴｒ
１ａのゲート７の近傍には、トランジスタＴｒ２ｂまで
延設されるソースＡｌ配線６ａが配設されているのに対
して、トランジスタＴｒ２ａのゲート１０近傍にはＡｌ
配線が配設されていない。そのため、アルミニュウムの
熱膨張係数（２３．５×１０-6［℃-1］）とＳｉあるい
はＳｉＯ2の熱膨張係数（３．５×１０-6［℃-1］，
０．６×１０-6［℃-1］））との相違により、ＭＯＳト
ランジスタのしきい値電圧や移動度を決めるゲート電極
直下のＳｉの表面に熱応力が作用する。これに対して、
トランジスタＴｒ２ａのゲート１０の近傍にはＡｌ配線
がないからこのような熱応力が作用しない。そのため、
トランジスタＴｒ１ａとＴｒ２ａの熱応力による影響に
差が生じ，差動入力対を構成するＭＯＳトランジスタＴ
ｒ１とＴｒ２のペア性が崩れて入力オフセット電圧が増
加するという問題がある。
【０００６】本発明の目的は、一対のＭＯＳトランジス
タのソースあるいはドレイン配線のレイアウト上のアン
バランスを補償するダミー配線を設けることによりオフ
セット電圧を下げることのできるＭＯＳ型半導体差動増
幅回路を提供することにある。
タのソースあるいはドレイン配線のレイアウト上のアン
バランスを補償するダミー配線を設けることによりオフ
セット電圧を下げることのできるＭＯＳ型半導体差動増
幅回路を提供することにある。
【０００７】
【課題を解決するための手段】一実施例を示す図１に対
応付けて説明すると、本発明によるＭＯＳ型半導体差動
増幅回路では、一対の差動トランジスタを構成する第１
および第２の差動トランジスタＴｒ１、Ｔｒ２のそれぞ
れは、基板上に分散配置された複数個のＭＯＳ型トラン
ジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ２ａ、Ｔｒ２ｂに分割
され、チャネル領域およびチャネル領域近傍でのソース
またはドレインへの配線６のレイアウトが、対をなすＭ
ＯＳ型トランジスタ同志でアンバランスのものについて
は、互に対をなすＭＯＳ型トランジスタ同志がバランス
するようにチャネル領域近傍の基板表面にダミー配線２
１を設けることにより、上述の目的が達成される。
応付けて説明すると、本発明によるＭＯＳ型半導体差動
増幅回路では、一対の差動トランジスタを構成する第１
および第２の差動トランジスタＴｒ１、Ｔｒ２のそれぞ
れは、基板上に分散配置された複数個のＭＯＳ型トラン
ジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ２ａ、Ｔｒ２ｂに分割
され、チャネル領域およびチャネル領域近傍でのソース
またはドレインへの配線６のレイアウトが、対をなすＭ
ＯＳ型トランジスタ同志でアンバランスのものについて
は、互に対をなすＭＯＳ型トランジスタ同志がバランス
するようにチャネル領域近傍の基板表面にダミー配線２
１を設けることにより、上述の目的が達成される。
【０００８】
【作用】チャネル領域近傍の基板表面にダミー配線２１
が設けられ、互に対をなすＭＯＳ型トランジスタ同志の
配線レイアウト上のアンバランスが解消される。
が設けられ、互に対をなすＭＯＳ型トランジスタ同志の
配線レイアウト上のアンバランスが解消される。
【０００９】なお、本発明の構成を説明する上記課題を
解決するための手段と作用の項では、本発明を分かり易
くするために実施例の図を用いたが、これにより本発明
が実施例に限定されるものではない。
解決するための手段と作用の項では、本発明を分かり易
くするために実施例の図を用いたが、これにより本発明
が実施例に限定されるものではない。
【００１０】
【実施例】−第１の実施例− 図１は第１の実施例を示す図である。図５と同様な箇所
には同一の符号を付して相違点を主に説明する。ＭＯＳ
トランジスタＴｒ２ａのゲート１０の近傍にダミー配線
２１が設けられている。このダミーＡｌ配線２１は、ト
ランジスタＴｒ１ａのゲート７の近傍に配設されたドレ
インＡｌ配線６とレイアウト上バランスをとるように、
その位置、幅、長さなどが決定されている。なお、ダミ
ーＡｌ配線２１をＡｌ配線６と同一の工程で作製するの
が望ましい。
には同一の符号を付して相違点を主に説明する。ＭＯＳ
トランジスタＴｒ２ａのゲート１０の近傍にダミー配線
２１が設けられている。このダミーＡｌ配線２１は、ト
ランジスタＴｒ１ａのゲート７の近傍に配設されたドレ
インＡｌ配線６とレイアウト上バランスをとるように、
その位置、幅、長さなどが決定されている。なお、ダミ
ーＡｌ配線２１をＡｌ配線６と同一の工程で作製するの
が望ましい。
【００１１】このようなＭＯＳ型半導体差動増幅回路に
おいては、トランジスタＴｒ１ａのゲート７近傍のＡｌ
配線６ａによるＳｉあるいはＳｉＯ2の表面の熱応力
と、トランジスタＴｒ２ａのゲート１０近傍のダミーＡ
ｌ配線２１によるＳｉあるいはＳｉＯ2の表面の熱応力
とがほぼ等しくできる。その結果、トランジスタＴｒ１
とＴｒ２とのペア性が保たれて入力オフセット電圧の増
大化を防止できる。
おいては、トランジスタＴｒ１ａのゲート７近傍のＡｌ
配線６ａによるＳｉあるいはＳｉＯ2の表面の熱応力
と、トランジスタＴｒ２ａのゲート１０近傍のダミーＡ
ｌ配線２１によるＳｉあるいはＳｉＯ2の表面の熱応力
とがほぼ等しくできる。その結果、トランジスタＴｒ１
とＴｒ２とのペア性が保たれて入力オフセット電圧の増
大化を防止できる。
【００１２】−第２実施例− 第１の実施例ではダミーＡｌ配線を用いてＡｌ配線のレ
イアウト上のアンバランスを解消するようにしたが、こ
の第２の実施例ではダミーＡｌ配線を用いずに、トラン
ジスタＴｒ２ａとＴｒ２ｂのドレインＡｌ配線１６の引
回しレイアウトを変更して、Ａｌ配線のレイアウト上の
アンバランスの解消を図ったものである。すなわち、図
２に示すように、トランジスタＴｒ２ａとＴｒ２ｂのド
レインＡｌ配線１６は、トランジスタＴｒ１ａ、Ｔｒ２
ａのそれぞれのゲート７およびゲート１０上を引回され
るように配設されて、各トランジスタＴｒ１ａとＴｒ２
ａのゲート近傍での熱応力の均一化が図られている。こ
のような実施例でも、第１の実施例と同様にＭＯＳトラ
ンジスタＴｒ１とＴｒ２のペア性が保持され、入力オフ
セット電圧の増大化が防止される。
イアウト上のアンバランスを解消するようにしたが、こ
の第２の実施例ではダミーＡｌ配線を用いずに、トラン
ジスタＴｒ２ａとＴｒ２ｂのドレインＡｌ配線１６の引
回しレイアウトを変更して、Ａｌ配線のレイアウト上の
アンバランスの解消を図ったものである。すなわち、図
２に示すように、トランジスタＴｒ２ａとＴｒ２ｂのド
レインＡｌ配線１６は、トランジスタＴｒ１ａ、Ｔｒ２
ａのそれぞれのゲート７およびゲート１０上を引回され
るように配設されて、各トランジスタＴｒ１ａとＴｒ２
ａのゲート近傍での熱応力の均一化が図られている。こ
のような実施例でも、第１の実施例と同様にＭＯＳトラ
ンジスタＴｒ１とＴｒ２のペア性が保持され、入力オフ
セット電圧の増大化が防止される。
【００１３】なお、以上では、一対のＭＯＳトランジス
タＴｒ１とＴｒ２をそれぞれ２分割する場合について説
明したが、３分割以上に分割したものにも本発明が適用
される。また、一対のＭＯＳトランジスタＴｒ１とＴｒ
２をＮチャネル型として説明したが、Ｐチャネル型でも
よい。
タＴｒ１とＴｒ２をそれぞれ２分割する場合について説
明したが、３分割以上に分割したものにも本発明が適用
される。また、一対のＭＯＳトランジスタＴｒ１とＴｒ
２をＮチャネル型として説明したが、Ｐチャネル型でも
よい。
【００１４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、チャネル領域近傍でのソースまたはドレインへの
配線のレイアウトが、対をなすＭＯＳ型トランジスタ同
志でアンバランスのものについては、互に対をなすＭＯ
Ｓ型トランジスタ同志がバランスするようにチャネル領
域近傍の基板表面にダミー配線を設けるようにしたの
で、一対のＭＯＳトランジスタのペア性が保持されて入
力オフセット電圧の増大化を防止できる。
れば、チャネル領域近傍でのソースまたはドレインへの
配線のレイアウトが、対をなすＭＯＳ型トランジスタ同
志でアンバランスのものについては、互に対をなすＭＯ
Ｓ型トランジスタ同志がバランスするようにチャネル領
域近傍の基板表面にダミー配線を設けるようにしたの
で、一対のＭＯＳトランジスタのペア性が保持されて入
力オフセット電圧の増大化を防止できる。
【図１】本発明の第１の実施例によるＭＯＳ型半導体差
動増幅回路のレイアウトを示す図
動増幅回路のレイアウトを示す図
【図２】本発明の第２の実施例によるＭＯＳ型半導体差
動増幅回路のレイアウトを示す図
動増幅回路のレイアウトを示す図
【図３】ＭＯＳトランジスタを使用する差動増幅回路を
示す回路図
示す回路図
【図４】一対のＭＯＳトランジスタを２分割した場合の
差動増幅回路を示す回路図
差動増幅回路を示す回路図
【図５】図４に示した回路を従来方式で半導体基板上に
作成する場合のレイアウトを示す図
作成する場合のレイアウトを示す図
１、２ Ｎ+型拡散層 ３ 基板 ４ ソースＡｌ配線 ５，６，１６ ＭＯＳトランジスタＴｒ１、Ｔｒ２のド
レインＡｌ配線 ７，８ ＭＯＳトランジスタＴｒ１ａ、Ｔｒ１ｂのゲー
ト １０，１１ ＭＯＳトランジスタＴｒ２ａ、Ｔｒ２ｂの
ゲート ２１ ダミーＡｌ配線
レインＡｌ配線 ７，８ ＭＯＳトランジスタＴｒ１ａ、Ｔｒ１ｂのゲー
ト １０，１１ ＭＯＳトランジスタＴｒ２ａ、Ｔｒ２ｂの
ゲート ２１ ダミーＡｌ配線
Claims (1)
- 【請求項１】 一対の差動トランジスタを基板上に設け
てなるＭＯＳ型半導体差動増幅回路において、 前記一対の差動トランジスタを構成する第１および第２
の差動トランジスタのそれぞれは、基板上に分散配置さ
れた複数個のＭＯＳ型トランジスタに分割され、チャネ
ル領域およびチャネル領域近傍でのソースまたはドレイ
ンへの配線のレイアウトが、対をなすＭＯＳ型トランジ
スタ同志でアンバランスのものについては、互に対をな
すＭＯＳ型トランジスタ同志がバランスするようにチャ
ネル領域近傍の基板表面にダミー配線を設けたことを特
徴とするＭＯＳ型半導体差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274613A JPH0590516A (ja) | 1991-09-26 | 1991-09-26 | Ｍｏｓ型半導体差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274613A JPH0590516A (ja) | 1991-09-26 | 1991-09-26 | Ｍｏｓ型半導体差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590516A true JPH0590516A (ja) | 1993-04-09 |
Family
ID=17544172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3274613A Pending JPH0590516A (ja) | 1991-09-26 | 1991-09-26 | Ｍｏｓ型半導体差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590516A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6552402B1 (en) | 1998-04-09 | 2003-04-22 | Matsushita Electric Industrial Co., Ltd. | Composite MOS transistor device |
| JP2007503117A (ja) * | 2003-08-18 | 2007-02-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | キャリア移動度を増加させた電界効果トランジスタ |
-
1991
- 1991-09-26 JP JP3274613A patent/JPH0590516A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6552402B1 (en) | 1998-04-09 | 2003-04-22 | Matsushita Electric Industrial Co., Ltd. | Composite MOS transistor device |
| JP2007503117A (ja) * | 2003-08-18 | 2007-02-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | キャリア移動度を増加させた電界効果トランジスタ |
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