CN101432884A - 在宽度方向中具有应力修正和电容降低特征的晶体管结构及其方法 - Google Patents

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Abstract

晶体管(50)包括位于有源区(52)中的源区(72)和漏区(74)。栅极(54)位于有源区的沟道区域之上，其中沟道区域分开源区和漏区。晶体管进一步包括在栅极之下并从源区到漏区延伸的至少一个应力修正器和电容降低特征(58，60)，用于降低与栅极、源区和漏区关联的电容。该至少一个应力修正器和电容降低特征包括介质并且包括至少部分通过有源区限定的形状。

Description

在宽度方向中具有应力修正和电容降低特征的晶体管结构及其方法
技术领域
当前发明涉及一般地半导体器件，并且更特别地，涉及在宽度方向中具有应力修正和电容降低特征的晶体管结构及其制造方法。
背景技术
在<100>方向的SOI衬底上的窄宽度PFET器件观察到大约15到40百分比(15-40％)的窄宽度PFET驱动电流增强。相信如此增强与应力引起的迁移性增强有关。但是，在此存在一个或多个限制因素制约利用该驱动电流的提高。首先，在典型的0.13微米技术的高性能产品中，在一个相对宽的宽度上设计相当数量的PFET晶体管，例如，具有大约3.3μm的峰值PFET宽度分布。因此，如此宽宽度的PFET器件不能从窄宽度PFET增强受益。其次，为了使电路工作，NFET与PFET驱动电流比应当维持在一个确定的范围中，例如，典型地在2左右。过强的PFET驱动电流对于电路不是好事，由于强PFET驱动电流可能引起电路故障。
因此，期望提供改进的晶体管结构以及其制造方法来克服现有技术的问题。
发明内容
根据一个实施例，晶体管包括在有源区中定位的源区和漏区。栅极在有源区的沟道区上，其中沟道区域分开源区和漏区。晶体管进一步包括在栅极之下从源区向漏区延伸的至少一个应力修正器和电容降低特征来降低与栅极、源区和漏区相关联的电容。该至少一个应力修正器和电容降低特征包括介质并且包括至少部分通过有源区限定的形状。
附图说明
本发明的实施例通过例子来说明并不限于附图，其中相同的参考标记指示相同的元件，其中：
图1显示作为公知技术的CMOS晶体管的沟道方向和宽度方向的顶视图。
图2以表格示出不同沟道方向和器件类型的应力响应灵敏度特性。
图3表示不同晶体管宽度在<100>的晶体管沟道方向与<110>的晶体管沟道方向的PMOS驱动电流的比率的特性曲线。
图4是公知的典型CMOS晶体管结构的顶视图。
图5是根据本发明一个实施例在宽度方向具有应力修正和电容降低特征的CMOS晶体管结构的顶视图。
图6表示性能量度与包含根据本发明一个实施例的应力修正和电容降低特征的有源区片段宽度的特征曲线。
图7是每个集成电路的沟道区域数量和集成电路上的晶体管器件宽度的特征曲线表示，针对(a)典型晶体管结构和(b)最佳晶体管结构，最佳晶体管结构合并了根据本发明一个实施例的应力修正器和电容降低特征。
图8是根据本发明另一实施例包括应力修正衬垫的在宽度方向中具有应力修正和电容降低特征的CMOS晶体管结构的顶视图。
图9是根据本发明另一实施例包括应力修正衬垫或刻痕的在宽度方向中具有应力修正和电容降低特征的CMOS晶体管结构的顶视图。
图10是根据本发明另一实施例在宽度方向中具有应力修正和电容降低特征的CMOS晶体管构造块结构的顶视图。
图11是根据本发明又一实施例在宽度方向中具有应力修正和电容降低特征的CMOS晶体管构造块结构的顶视图。
图12是根据本发明另一实施例在宽度方向中具有应力修正和电容降低特征的使用图10的构造块结构制造的CMOS晶体管结构的顶视图。
图13是根据本发明另一实施例在宽度方向中具有应力修正和电容降低特征的使用图11的构造块结构制造的CMOS晶体管结构的顶视图。
图14是根据本发明的另一实施例具有包含晶体管结构的集成电路的顶视图。
在不同附图中使用的相同的参考标记指示相同或同样的内容。技术人员知道，图中的各元件是出于简明的目的而说明，并不一定依比例绘出。例如，在图中元件的某些尺寸可能相对于其它元件夸张，是为了帮助提高对本发明实施例的理解。
具体实施方式
图1是作为公知技术的CMOS晶体管10的沟道方向和宽度方向的顶视图。特别地，CMOS晶体管10包括有源区12和其下具有栅电介质(未示出)的栅电极14。有源区12通过在宽度方向延伸的宽度尺寸W来表征，通过附图标记16来表示宽度方向。此外，有源区12包括任何适合的半导体材料。栅电极14通过沟道方向中延伸的长度尺寸L来表征，通过附图标记18来表示沟道方向。
图2以表格示出不同沟道方向和器件类型的应力响应灵敏度特性。该表是基于短沟道器件的性能。特别地，图2的表20包括沟道方向22、器件类型24、良好沟道应力26和良好宽度应力28的栏。对于<110>的沟道方向，NMOS器件在沟道方向中的拉伸应力之下性能最佳。此外，在<110>的沟道方向上，NMOS器件对于宽度方向的应力表现出相对较小的灵敏度。在<110>的沟道方向上，PMOS器件在沟道方向中的压缩应力和宽度方向的拉伸应力之下性能最佳。在<100>的沟道方向上，NMOS器件在沟道方向中的拉伸应力之下性能最佳并且对于在宽度方向中的应力表现出相对较小的灵敏度。最后，在<100>的沟道方向上，PMOS器件的性能表明对于在宽度方向中的应力表现出相对较小的灵敏度并且对于在宽度方向中小的压缩应力的反应良好。
图3表示不同晶体管宽度的<100>的晶体管沟道方向与<110>的晶体管沟道方向的PMOS驱动电流的比率的特性曲线。PMOS驱动电流比率定义为具有<100>沟道方向的器件的驱动电流IDSAT与具有<110>沟道方向的器件的驱动电流IDSAT的比率。横轴从较小宽度W1向较大宽度W2延伸。因此，曲线30表示驱动电流比率随着宽度的降低而增加。例如，在窄宽度，驱动电流的提高可以是50％或更高的数量级。
图4是公知的典型CMOS晶体管结构的顶视图。特别地，CMOS晶体管40包括有源区42和其下具有栅电介质(未示出)的栅电极44。有源区42通过在宽度方向延伸的宽度尺寸W来表征。此外，有源区42包括任何适合的半导体材料。栅电极44通过沟道方向中延伸的长度尺寸L来表征。晶体管40还包括接点46分别接触源区和漏区43和45。对于CMOS晶体管40，希望从性能角度将其优化。
图5是根据本发明实施例在宽度方向具有应力修正和电容降低特征的CMOS晶体管结构的顶视图。特别地，CMOS晶体管50包括有源区52和其下具有栅电介质(未示出)的栅电极54。此外，有源区52包括任何适合的半导体材料。栅电极54通过沟道方向中延伸的长度尺寸L来表征。晶体管50还包括接点56分别接触有源区52的源区和漏区72和74。对于CMOS晶体管50，已从性能角度将其优化，如下详述。
CMOS晶体管50的优化包括增加的应力修正器和电容降低特征(58、60)，其中特征提供在宽度方向中的应力修正。换句话说，通过以附图标记62表示并在宽度方向扩展的宽度尺寸WOVERALL来表征有源区52。有源区52被分成多个片段，例如，分别地，第一、第二和第三片段66、68和70。通过附图标记64表示的宽度WSUB来表征片段。宽度WSUB小于总宽度WOVERALL。此外，应力修正器和电容降低特征(58、60)在有源区52的源区和漏区(72、74)之间扩展并且位于栅电极54和栅介质(未示出)之下。
在一个实施例中，应力修正器和电容降低特征(58、60)置换事先通过适当的蚀刻技术例如，沟槽蚀刻技术移除的有源区52相对应的区域。应力修正器和电容降低特征(58、60)包括沟槽填充材料，这些材料根据期望的用于特定晶体管应用的应力修正而选择，包括压缩应力修正或拉伸应力修正。例如，在一个实施例中，沟槽填充材料包括用于提供压缩应力修正的氧化物。在另一个实施例中，沟槽填充材料包括用于提供拉伸应力修正的氮化物。
根据另一实施例，晶体管包括在有源区中定位的源区和漏区。栅极在有源区的沟道区域之上，其中沟道区域分开源区和漏区。晶体管进一步包括栅极下面的从源区到漏区扩展用来降低与栅极、源、漏关联的电容的至少一个应力修正器和电容降低特征。该至少一个应力修正器和电容降低特征包括介质并包括至少部分通过有源区限定的形状。该至少一个应力修正器和电容降低特征在沟道的宽度方向上修正应力。在一个实施例中，沟道区域的宽度方向是<110>晶向，其中介质是在有源区域上施加压缩应力的介质。此外，在有源区域上施加压缩应力的介质是氧化物。
在另一实施例中，沟道区域的宽度方向是<110>晶向，其中介质是在有源区域上施加拉伸应力的介质。此外，在有源区域上施加拉伸应力的介质是氮化物。
在又一实施例中，至少一个应力修正器和电容降低特征的总数依赖于有源区域的总宽度。此外，至少一个应力修正器和电容降低特征的总数进一步依赖于有源区域的最佳子宽度。此外，最佳的子宽度通过计算最佳性能量度来确定。此外，在另一实施例中，至少一个应力修正器和电容降低特征包括预先通过有源区域占有的区域。
图6是性能量度与和根据本发明一个实施例的包含应力修正和电容降低特征的有源区片段宽度的特征曲线。特别地，性能量度轴从低性能到高性能延伸。宽度轴从小宽度W1到大宽度W2延伸，包括最佳宽度WOPTIMAL。性能响应曲线80表示选自小于最佳片段宽度(WOPTIMAL)的片段宽度(WSUB)并且位于通过附图标记82指示的区域中，器件性能受制于有源区域的损失。此外，性能响应曲线80表示选自大于最佳片段宽度(WOPTIMAL)的片段宽度(WSUB)并且位于通过附图标记84指示的区域中，器件性能受制于正向响应的损失。
图7是每个集成电路的沟道区域数量和集成电路上的晶体管器件宽度的特征曲线90，针对(a)典型晶体管结构和(b)和最佳晶体管结构(b)，最佳晶体管结构合并了根据本发明实施例的应力修正和电容降低特征。对于典型晶体管结构，曲线92表示对于典型集成电路的晶体管结构的总宽度存在较大的分布。对于最佳晶体管结构，曲线94表示在根据本发明实施例包括应力修正特征的集成电路的晶体管结构的总宽度存在较窄分布。曲线94的晶体管结构总宽度的较窄分布的中间约为最佳宽度(WOPTIMAL)。
图8是根据本发明另一实施例的包括应力修正衬垫或多个衬垫的在宽度方向中具有应力修正和电容降低特征的CMOS晶体管结构100的顶视图。CMOS晶体管结构100与上面显示的图5近似并在此描述具有以下差异。CMOS晶体管结构100包括邻近有源区域52部分的应力修正衬垫(102、103和104)。在一个实施例中，应力修正衬垫102和104包括厚氧化衬垫，分别设置在大约是应力修正和电容降低特征的周界。应力修正衬垫102和104进一步包括例如，100-400埃量级的厚度。此外，应力修正衬垫103包括薄氧化衬垫，设置在大约是有源区域53的周界并且进一步包括例如，0-100埃量级的厚度。
因此，在另一实施例中，有源区域进一步包括至少两个应力修正衬垫，第一衬垫环绕有源区域的外围的至少一部分并且第二衬垫环绕至少一个应力修正器和电容降低特征的表面的至少一部分。在另一个实施例中，第二衬垫在横截宽度中比第一衬垫足够的厚用于施加比第一衬垫充分大的应力。此外，第一衬垫和第二衬垫可进一步包括氧化物。
图9是根据本发明另一实施例包括一个或多个应力修正衬垫或刻痕的在宽度方向中具有应力修正和电容降低特征的CMOS晶体管结构110的顶视图。CMOS晶体管结构110与上面显示的图8近似并在此描述具有以下差异。CMOS晶体管结构110包括有源区域52中的应力修正刻痕(112、114)。特别地，刻痕(112、114)设置在有源区域52相对端，其中每个刻痕跨度穿过CMOS晶体管结构110沟道区域的部分。因此，在一个实施例中，至少一个应力修正器和电容降低特征进一步包括接近栅极的有源区域的至少一侧附近的刻痕。此外，刻痕定位在有源区域两个相对侧并关于栅极充分对称。此外，刻痕(112、114)降低有源区域总宽度尺寸来解决给定COMS晶体管结构应用要求的多个芯片功能方面/或问题。
图10是根据本发明另一实施例在宽度方向中具有应力修正和电容降低特征的CMOS晶体管构造块结构120的顶视图。晶体管构造块结构120包括有源半导体区域，一般通过附图标记122表示，并具有侧周界121和123。有源半导体区域120之上是下面具有栅介质(未显示)的栅电极124。有源半导体区域122包括任何适合的半导体材料用于给定的晶体管应用。栅电极124通过沟道方向中延伸的长度尺寸来表征。晶体管构造块结构120还包括接点126分别接触有源区122的源区和漏区128和129。对于构造块120，已经从性能角度将其优化，如文中详述。
CMOS晶体管构造块结构120的优化包括增加的应力修正器和电容降低特征，其中这些特征提供在宽度方向中的应力修正和电容降低。换句话说，通过以附图标记125表示并在宽度方向扩展的宽度尺寸WBB1来表征构造块结构120的有源区122。有源区122进一步通过附图标记127表示的宽度WSUB3来表征。宽度WSUB3小于构造块宽度WBB1。此外，应力修正器和电容降低特征在有源区122的源区和漏区(128、129)之间扩展并且位于栅电极124和栅介质(未示出)之下，下面将参考图12进一步作出说明。
在一个实施例中，应力修正器和电容降低特征置换事先通过适当的蚀刻技术例如，沟槽蚀刻技术移除的有源区122相对应的区域。应力修正器和电容降低特征包括沟槽填充材料，这些材料根据期望的用于特定晶体管应用的应力修正进行选择，压缩应力修正或拉伸应力修正。例如，在一个实施例中，沟槽填充材料包括用于提供压缩应力修正的氧化物。在另一个实施例中，沟槽填充材料包括用于提供拉伸应力修正的氮化物。
图11是根据本发明又一实施例在宽度方向中具有应力修正和电容降低特征的CMOS晶体管构造块结构130的顶视图。晶体管构造块结构130包括一般通过附图标记132表示的有源半导体区域和侧周界131和133。有源半导体区域130之上是下面具有栅介质(未显示)的栅电极134。有源半导体区域132包括任何适合的半导体材料用于给定的晶体管应用。栅电极134通过沟道方向中延伸的长度尺寸来表征。晶体管构造块结构130还包括接点136分别接触有源区132的源区和漏区138和139。对于构造块结构130，已经从性能角度将其优化，如文中详述。
CMOS晶体管构造块结构130的优化包括增加的应力修正器和电容降低特征，其中这些特征提供在宽度方向中的应力修正和电容降低。换句话说，通过以附图标记135表示并在宽度方向扩展的宽度尺寸WBB2来表征构造块130的有源区132。有源区132进一步通过附图标记137表示的宽度WSUB4来表征。宽度WSUB3等于构造块宽度WBB2。此外，应力修正器和电容降低特征在有源区122的源区和漏区(138、139)之间扩展并且位于栅电极124和栅介质(未示出)之下，下面将参考图13进一步作出说明。
图12是根据本发明另一实施例在宽度方向中具有应力修正和电容降低特征的使用图10的构造块结构120制造的CMOS晶体管结构140的顶视图。晶体管结构140包括大量构造块142、144、146、148等，其中构造块的总数通过给定的晶体管应用的要求来确定。在一个实施例中，每个构造块142、144、146、148包括图10的构造块结构120。此外，每一个构造块142、144、146、148具有子宽度，WSUB3。如所示，在有源区部分和每个栅电极部分构造块142物理结合到构造块144，进一步通过虚线150来示出。近似的，在有源区部分和每个栅电极部分构造块144物理结合到构造块146，进一步通过虚线152来示出。再进一步，在有源区部分和每个栅电极部分构造块146物理结合到构造块148，进一步通过虚线154来示出。晶体管结构140可进一步包括附加的构造块，如一系列点线“...”所示。最终，晶体管结构的总的宽度尺寸由附图标记161指示的WOVERALL来表示。
对于构造块142和144，构造块142的周界和构造块144的周界形成至少一个应力修正器和电容降低特征，一般通过附图标记160指示。特征160在晶体管结构140的栅电极156下面以及构造块142和144的周界之间延伸。构造块144的周界和构造块146的周界也形成至少一个应力修正器和电容降低特征160。特征160也在栅电极156下面以及构造块144和146的周界之间延伸。再进一步构造块146的周界和构造块148的周界也形成至少一个应力修正器和电容降低特征160。特征160也在栅电极156下面以及构造块146和148的周界之间延伸。以相似的方法，附加的应力修正器和电容降低特征用附加的构造块来形成，用一系列的点来表示“...”。
根据本发明另一实施例，在此讨论的晶体管进一步包括至少两个预定的晶体管构造块。至少两个预定的晶体管构造块每一个具有子宽度和侧周界。当至少两个预定的晶体管构造块中的任意两个物理接合时，其侧周界形成至少一个应力修正器和电容降低特征。有源区进一步包括至少两个应力修正衬垫，第一衬垫环绕有源区外周的至少一部分和第二衬垫环绕至少一个应力修正器和电容降低特征的表面的至少一部分。在一个实施例中，沟道区域的宽度方向是<100>晶向。在另一个实施例中，沟道区域的宽度方向是<110>晶向。此外，两个预定晶体管构造块的至少一个的侧周界进一步包括部分确定子宽度的刻痕。
图13是根据本发明另一实施例在宽度方向中具有应力修正和电容降低特征的使用图11的构造块结构制造的CMOS晶体管结构的顶视图。晶体管结构170包括大量构造块172、174、176、178等，其中构造块的总数通过给定晶体管应用的要求来确定。在一个实施例中，每个构造块172、174、176、178包括图11的构造块结构130。此外，每一个构造块172、174、176、178具有子宽度，WSUB4。如所示，在每个栅电极部分构造块172物理结合到构造块174，进一步通过虚线180来示出。近似的，在每个栅电极部分构造块174物理结合到构造块176，进一步通过虚线182来示出。再进一步，在每个栅电极部分构造块176物理结合到构造块178，进一步通过虚线184来示出。晶体管结构170可进一步包括附加的构造块，如一系列点线“...”所示。最终，晶体管结构170的总的宽度尺寸由附图标记171指示的WOVERALL来表示。
对于构造块172和174，构造块172的周界和构造块174的周界形成至少一个应力修正器和电容降低特征，一般通过附图标记190指示。特征190在晶体管结构170的栅电极186下面以及构造块172和174的周界之间延伸。构造块174的周界和构造块176的周界也形成至少一个应力修正器和电容降低特征190。特征190也在栅电极186下面以及构造块174和176的周界之间延伸。再进一步，构造块176的周界和构造块178的周界也形成至少一个应力修正器和电容降低特征190。特征190在栅电极186下面以及构造块176和178的周界之间延伸。以相似的方法，附加的应力修正器和电容降低特征用附加的构造块来形成，用一系列的点来表示“...”。而且，位于源区138或139中的接点136由后端互连电路(未示出)连接在一起，用于特定的晶体管结构应用。同样，在漏区139或138中的接点136也通过后端互连电路连接在一起。
图14是根据本发明的实施例具有包含晶体管结构50的部分202的集成电路管芯200的顶视图。在一个实施例中，晶体管50包括非存储器器件。202中相当数量的器件使用晶体管结构50。因此，集成电路包括多个晶体管，多个晶体管中的每一个具有在此描述的晶体管结构。此外，在预定导电类型的至少多数晶体管中实现该晶体管结构，用来在集成电路管芯中完成非存储器的功能。
根据本发明的实施例，公开了一种方法，该方法利用窄宽度PFET驱动电流加强的益处，而不需要大量的重新设计集成电路芯片。在一个实施例中，使用沟槽或有源包围区域，通过把宽PFET器件分成两个或多个较窄的PFET器件来降低PFET的宽度。在这一例子中，由于较小的PFET器件的总宽度，总电容(例如，栅电容、米勒(miller)电容、结电容)降低。由于重新设计利用来自<100>SOI衬底的强窄宽度PFET的再设计，驱动电流类似或甚至稍好。因此，方法提供对应集成电路产品性能的促进。
根据一个实施例，一种形成晶体管的方法包括在有源区形成源区和漏区，并且在有源区的沟道区上形成栅极。沟道区域分开源区和漏区。方法进一步包括形成在源区和漏区之间延伸并且在栅极之下的至少一个应力修正器和电容降低特征，用来降低与栅极、源区和漏区相关联的电容。至少一个应力修正器和电容降低特征包括介质并且至少部分被有源区围绕。
形成至少一个应力修正器和电容降低特征可包括形成在接近栅极的有源区至少一侧附近定位的刻痕。形成该刻痕进一步包括在有源区的两个相对侧面上并且关于该栅极基本对称地定位该刻痕。
在另一实施例中，方法进一步包括利用至少一个应力修正器和电容降低特征在沟道区域的宽度方向上修正应力。方法进一步包括形成具有<100>晶向的沟道区域的宽度方向并利用介质层例如，氧化物，在有源区上施加压缩应力。在另一个实施例中，方法包括具有<110>晶向的沟道区域的宽度方向并利用介质层例如，氮化物，在有源区上施加拉伸应力。
在另一实施例中，方法进一步包括作为依赖于有源区域的总宽度的数量实现至少一个应力修正器和电容降低特征的总数。至少一个应力修正器和电容降低特征的总数依赖于有源区域的最佳子宽度。最佳性能量度的计算确定了有源区的最佳子宽度。
根据另一实施例，方法进一步包括形成至少两个应力修正衬垫，第一衬垫环绕有源区域的外围的至少一部分并且第二衬垫环绕至少一个应力修正器和电容降低特征的表面的至少一部分。第二衬垫形成为比第一衬垫足够厚，用于施加比第一衬垫足够大的应力。此外，第一衬垫和第二衬垫可进一步包括氧化物。此外，形成至少一个应力修正器和电容降低特征包括在早前由有源区域占有的区域中形成特征。
根据本发明再一实施例，方法进一步包括提供至少两个预定的晶体管构造块。至少两个预定的晶体管构造块的每一个具有子宽度和侧周界，并且接合至少两个预定的晶体管构造块中的任意两个。此外，方法包括从两个接合的晶体管构造块的每一个的侧周界形成至少一个应力修正器和电容降低特征。在一个实施例中，方法包括环绕第一衬垫到有源区域的外围的至少一部分并且环绕第二衬垫到至少一个应力修正器和电容降低特征的表面的至少一部分。
此外，本发明的实施例提供具备窄宽度PFET阵列的设计布图图案来获得集成电路并提高器件速度。该集成电路晶体管产品的速度提高通过驱动电流增强获得。而且，根据本发明的实施例，宽PFET器件被修正成较窄部件来在驱动电流益处与电容降低之间取得折中。
根据本发明另一实施例，加强晶体管性能的方法包括施加不同的氧化到有源Si隔离的不同区域来定制应力，以获得增强的晶体管性能。工艺步骤包括，例如，完成包括多次氧化的多步骤隔离来创建差异应力。关键组件包括，例如，具有多种衬垫厚度的有源器件区域。此外，本实施例利用对于应力的方向性迁移率响应，而不需要使用特殊材料、特殊工艺或新的工具。
前述的说明中，参考多个实施例描述了发明。但是，本领域技术人员可理解在不脱离由下面的权利要求限定的本发明的范围可以进行各种修改和改变。因此，说明书和附图可以认为是说明意义，而不是限制意义，并且所有的修改都应当包括在本发明实施例的范围中。例如，本发明可应用到半导体器件技术，其中载流子迁移率对于器件性能至关重要。
上面对于特定实施例说明了益处、其它优势和问题的解决方案。然而，这些益处、优势、问题的解决方案以及使任何益处、优势或解决方案出现或显得更加明显的任何要素(多个)将不被视为任何或所有权利要求的关键的、必须的或本质的特征或要素。此处所使用的术语“包括”或其另外的变形，目的是涵盖非排它性的内容，使得包括要素列表的过程、方法、物品或装置不仅包括这些要素，而且包括没有明确列出的或这些过程、方法、物品或装置固有的要素。

Claims (23)

1.一种晶体管，包括：
在有源区域中定位的源区；
在有源区域中定位的漏区；
有源区域的沟道区域上的栅极，该沟道区域分开源区和漏区；和
在栅极之下从源区到漏区延伸的至少一个应力修正器和电容降低特征，用来降低与栅极、源区和漏区相关联的电容，该至少一个应力修正器和电容降低特征包括介质并具有至少部分通过有源区域限定的形状。
2.根据权利要求1所述的晶体管，其中该至少一个应力修正器和电容降低特征进一步包括在接近栅极的有源区域的至少一侧周围定位的刻痕，其中刻痕定位于有源区域两个相对侧上并且对于栅极充分对称。
3.根据权利要求1所述的晶体管，其中该至少一个应力修正器和电容降低特征在沟道区域的宽度方向上修正应力。
4.根据权利要求1所述的晶体管，其中沟道区域的宽度方向是<100>晶向，其中介质是在有源区域上施加压缩应力的介质，其中在有源区域上施加压缩应力的介质是氧化物。
5.根据权利要求1所述的晶体管，其中沟道区域的宽度方向是<110>晶向，其中介质是在有源区域上施加拉伸应力的介质，其中在有源区域上施加拉伸应力的介质是氮化硅。
6.根据权利要求1所述的晶体管，其中至少一个应力修正器和电容降低特征的总数依赖于有源区域的总宽度，其中，至少一个应力修正器和电容降低特征的总数进一步依赖于有源区域的最佳子宽度，其中最佳子宽度通过计算最佳性能量度来确定。
7.根据权利要求1所述的晶体管，其中有源区域进一步包括至少两个应力修正衬垫，第一衬垫环绕有源区域的外围的至少一部分并且第二衬垫环绕至少一个应力修正器和电容降低特征的表面的至少一部分，其中第二衬垫的横截宽度比第一衬垫足够的厚，用于施加比第一衬垫充分大的应力，其中第一衬垫和第二衬垫进一步包括氧化物。
8.根据权利要求1所述的晶体管，其中至少一个应力修正器和电容降低特征包括通过有源区域预先占有的区域。
9.根据权利要求1所述的晶体管，进一步包括至少两个预定的晶体管构造块，至少两个预定的晶体管构造块的每一个具有子宽度和侧周界，其中当至少两个预定的晶体管构造块中的任何两个物理接合时，它们的侧周界形成至少一个应力修正器和电容降低特征。
10.根据权利要求9所述的晶体管，其中有源区域进一步包括至少两个应力修正衬垫，第一衬垫环绕有源区域的外围的至少一部分并且第二衬垫环绕至少一个应力修正器和电容降低特征的表面的至少一部分。
11.根据权利要求9所述的晶体管，其中沟道区域的宽度方向是<100>晶向，其中介质是在有源区域上施加压缩应力的介质，其中在有源区域上施加压缩应力的介质是氧化物。
12.根据权利要求9所述的晶体管，其中沟道区域的宽度方向是<110>晶向，其中介质是在有源区域上施加拉伸应力的介质，其中在有源区域上施加拉伸应力的介质是氮化硅。
13.根据权利要求9所述的晶体管，其中两个预定的晶体管构造块中的至少一个的侧周界进一步包括部分确定子宽度的刻痕。
14.根据权利要求1所述的晶体管，进一步包括多个晶体管，多个晶体管的每一个具有如权利要求1所述的晶体管的结构，在预定导电类型的至少多数晶体管中实现权利要求1所述的该晶体管结构，用来在集成电路管芯中完成非存储器的功能。
15.一种形成晶体管的方法，包括：
在有源区域中形成源区；
在有源区域中形成漏区；
在有源区域的沟道区域上形成栅极，该沟道区域分开源区和漏区；和
在栅极之下形成在源区与漏区之间延伸的至少一个应力修正器和电容降低特征，用来降低与栅极、源区和漏区相关联的电容，该至少一个应力修正器和电容降低特征包括介质并至少部分地由有源区域围绕。
16.根据权利要求15所述的方法，进一步包括：
形成<100>晶向的沟道区域宽度方向；
通过介质在有源区域上施加压缩应力，并且利用氧化物实现该介质。
17.根据权利要求15所述的方法，进一步包括：
形成<110>晶向的沟道区域宽度方向；通过介质在有源区域上施加拉伸应力，并且利用氮化硅实现该介质。
18.根据权利要求15所述的方法，进一步包括：
形成至少两个应力修正衬垫，第一衬垫环绕有源区域的外围的至少一部分并且第二衬垫环绕至少一个应力修正器和电容降低特征的表面的至少一部分；以及
形成比第一衬垫足够厚的第二衬垫，用于施加比第一衬垫充分大的应力。
19.根据权利要求15所述的方法，进一步包括：
提供至少两个预定的晶体管构造块，该至少两个预定的晶体管构造块的每一个具有子宽度和侧周界；
物理接合该至少两个预定的晶体管构造块中的任何两个；并且
从两个相邻的晶体管构造块的每一个的侧周界形成至少一个应力修正器和电容降低特征。
20.根据权利要求19所述的方法，进一步包括：
在有源区域外围的至少一部分周围环绕第一衬垫；并且
在至少一个应力修正器和电容降低特征的表面的至少一部分周围环绕第二衬垫。
21.根据权利要求19所述的方法，进一步包括：
在<100>晶向中定向沟道区域的宽度方向；
以及使用介质在有源区域上施加压缩应力。
22.根据权利要求19所述的方法，进一步包括：
在<110>晶向中定向沟道区域的宽度方向；
以及使用介质在有源区域上施加拉伸应力。
23.根据权利要求19所述的方法，进一步包括：
在两个预定的晶体管构造块的至少一个的侧周界中提供刻痕来部分确定子宽度。
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