TWI406409B - 在寬度方向具有應力修飾及電容減少特徵之電晶體結構及其製法 - Google Patents

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Description

在寬度方向具有應力修飾及電容減少特徵之電晶體結構及其製法
本案大體係關於半導體裝置，且更特定言之，係關於一種電晶體結構及製造一在寬度方向具有應力修飾及電容減少特徵之電晶體結構的方法。
已觀察到<100>取向SOI(絕緣物上矽)基板上之窄寬度PFET(P型場效電晶體)裝置中之大約15%至40%(15－40%)之窄寬度PFET驅動電流增強。據信此種增強係關於一應力誘發之遷移率增強。然而，存在阻止利用此驅動電流改良的一或多個限制因素。首先，在0.13微米技術中之一典型高效能產品中，大量PFET電晶體經設計為相對較大的寬度，例如，最大的PFET寬度分佈在3.3 μm左右。結果，如此大寬度之PFET裝置不能自窄寬度PFET增強中受益。其次，為使一電路能夠起作用，NFET(N型場效電晶體)驅動電流與PFET驅動電流之比率應保持在某一範圍內，意即，通常在2左右。過強之PFET驅動電流對電路而言可能不會是好情況，因為強的PFET驅動電流可能會導致電路故障。
因此，需要提供一種改良的電晶體結構及其製造方法以克服此項技術中之問題。
根據一實施例，一電晶體包含位於一主動區域中之一源極及汲極。一閘極位於該主動區域之一通道區域上方，其中該通道區域分離該源極與汲極。該電晶體進一步包含至少一應力修飾及電容減少特徵，該至少一應力修飾及電容減少特徵自源極延伸至汲極且位於閘極下方以減少與該閘極、源極及汲極相關聯之電容。該至少一應力修飾及電容減少特徵包含電介質且包括一至少部分地由該主動區域界定之形狀。
圖1為一互補金氧半導體(CMOS)電晶體10之俯視圖，其說明此項技術中已知之通道方向及寬度方向。詳言之，CMOS電晶體10包括一主動區域12及一閘極電極14，且具有一下方的閘極電介質(未圖示)。主動區域12之特徵為在寬度方向上延伸之寬度尺寸W，該寬度方向由參考數字16指示。另外，主動區域12包含任何合適之半導體材料。閘極14之特徵為在通道方向上延伸之長度尺寸L，該通道方向由參考數字18指示。
圖2為各種通道取向及裝置類型之應力回應敏感性特徵之一表格圖。該表格係基於短通道裝置狀態。詳言之，圖2之表格20包括以下行：通道取向22、裝置類型24、有利的通道應力26及有利的寬度應力28。對於通道取向<110>而言，N型金氧半導體(NMOS)裝置在通道方向上之張應力下效能最佳。另外，對於通道取向<110>而言，NMOS裝置效能對寬度方向上之應力的敏感性相對較小。對於通道取向<110>而言，P型金氧半導體(PMOS)裝置在通道方向上之壓縮應力及在寬度方向上之張應力下效能最佳。對於通道取向<100>而言，NMOS裝置在通道方向上之張應力下效能最佳且對寬度方向上之應力的敏感性相對較小。最後，對於通道取向<100>而言，PMOS裝置效能顯示對通道方向上之應力的敏感性相對較小且確實有利地回應寬度方向上較小壓縮應力。
圖3為<100>電晶體通道取向與<110>電晶體通道取向跨越不同電晶體寬度之PMOS驅動電流比率的特徵曲線表示。該PMOS驅動電流比率經定義為具有<100>通道取向之裝置之驅動電流IDS A T 與具有<110>通道取向之裝置之驅動電流IDS A T 之比率。寬度軸線自一較小寬度W1 延伸至一較大寬度W2 。因此，曲線30說明驅動電流比率隨裝置寬度之減小而增大。舉例而言，在窄寬度，驅動電流之改良可為50%左右或更多。
圖4為一此項技術中已知之一典型CMOS電晶體結構的俯視圖。詳言之，CMOS電晶體40包括一主動區域42及一閘極44，且具有一下方的閘極電介質(未圖示)。主動區域42之特徵為在寬度方向上延伸之寬度尺寸W。另外，主動區域42包含任何合適之半導體材料。閘極44之特徵為在一通道方向上延伸之長度尺寸L。電晶體40亦包括接點46，其分別與個別源極及汲極區域43及45接觸。關於CMOS電晶體40，需要自效能之立場將其最優化。
圖5為一根據本案之一實施例之在寬度方向具有應力修飾及電容減少特徵之CMOS電晶體結構的俯視圖。詳言之，CMOS電晶體50包括一主動區域52及一閘極54，且具有一下方的閘極電介質(未圖示)。另外，主動區域52包含任何合適之半導體材料。閘極54之特徵為在一通道方向上延伸之長度尺寸L。電晶體50亦包括接點56，其分別與個別源極及汲極區域72及74接觸。關於CMOS電晶體50，已自效能之立場將其最優化，此將在本文中進一步加以論述。
CMOS電晶體50之最優化包括應力修飾(stress modifier)及電容減少特徵(58、60)之添加，其中該等特徵提供在寬度方向上之應力修飾。換言之，主動區域52之特徵為由參考數字62指示且在寬度方向上延伸之寬度尺寸WO V E R A L L 。主動區域52經劃分為多個分段，例如，第一、第二及第三分段分別為66、68及70。該等分段之特徵為如參考數字64所指示之寬度WS U B 。該寬度WS U B 小於總寬度WO V E R A L L 。另外，應力修飾及電容減少特徵(58、60)在主動區域52之源極與汲極區域(72、74)之間延伸且位於閘極54及閘極電介質(未圖示)下方。
在一實施例中，應力修飾及電容減少特徵(58、60)取代主動區域52之相應區域，該等區域已預先藉由合適之蝕刻技術(例如，渠溝蝕刻技術)移除。應力修飾及電容減少特徵(58、60)包括一根據一特定電晶體應用所要應力修飾而選擇的渠溝填充材料，該應力修飾可為壓縮或張應力修飾。舉例而言，在一實施例中，渠溝填充材料包括用於提供壓縮應力修飾之氧化物。在另一實施例中，渠溝填充材料包括用於提供張應力修飾之氮化物。
根據另一實施例，電晶體包含位於主動區域中之源極及汲極。閘極位於該主動區域之通道區域上，其中該通道區域分離該源極與汲極。該電晶體進一步包含至少一應力修飾及電容減少特徵，該至少一應力修飾及電容減少特徵自源極延伸至汲極且位於閘極下方以減少與該閘極、源極及汲極相關聯之電容。該至少一應力修飾及電容減少特徵包含電介質且包括至少部分地該主動區域界定之形狀。該至少一應力修飾及電容減少特徵在通道區域之寬度方向上修飾應力。在一實施例中，通道區域之寬度方向為<100>晶體取向，其中電介質為對主動區域施加壓縮應力之電介質。另外，該對主動區域施加壓縮應力之電介質為氧化物。
在另一實施例中，通道區域之寬度方向為<110>晶體取向，其中電介質為對主動區域施加張應力的電介質。另外，該對主動區域施加張應力之電介質為氮化矽。
在又一實施例中，該至少一應力修飾及電容減少特徵之總數目取決於主動區域之總寬度。另外，該至少一應力修飾及電容減少特徵之總數目進一步取決於主動區域之最佳子寬度。此外，藉由計算最佳效能量度來確定該最佳子寬度。此外，在另一實施例中，該至少一應力修飾及電容減少特徵包含一預先由主動區域佔據之區域。
圖6為一根據本案之一實施例之特徵曲線表示，該曲線為效能量度與併入了應力修飾及電容減少特徵之主動區域之分段寬度的關係曲線。詳言之，效能量度軸線自一低效能延伸至一高效能。寬度軸線自一較小寬度W1 延伸至一較大寬度W2 ，包括最佳寬度WO P T I M A L 。效能回應曲線80說明對於經選擇為小於最佳分段寬度(WO P T I M A L )且位於由參考數字82指示之區域中之分段寬度(WS U B )，裝置效能遭受主動裝置區域之損失。另外，效能回應曲線80說明對於經選擇為大於最佳分段寬度(WO P T I M A L )且位於由參考數字84指示之區域中之分段寬度(WS U B )，裝置效能遭受積極回應之損失。
圖7為一根據本案之實施例之特徵曲線表示90，該曲線為每一積體電路上之通道區域之數目與積體電路上之電晶體裝置之寬度的關係曲線(針對(a)典型電晶體結構及(b)最優化電晶體結構)，該最優化電晶體結構併入了應力修飾及電容減少特徵。對於一典型電晶體結構，曲線92指示典型積體電路之電晶體結構之總寬度存在較寬分佈。對於一最優化之電晶體結構，曲線94指示積體電路之電晶體結構之總寬度存在較窄分佈，該電晶體結構根據本揭示案之實施例包括應力修飾特徵。曲線94之電晶體結構之總寬度之較窄分佈集中在該最佳寬度(WO P T I M A L )附近。
圖8為一根據本案之另一實施例之在寬度方向具有應力修飾及電容減少特徵之CMOS電晶體結構100的俯視圖，該結構包括一應力修飾襯墊。CMOS電晶體結構100與上文關於圖5所展示及描述之電晶體結構類似，以下為不同之處。CMOS電晶體結構100包括與主動區域52之一部分相鄰之應力修飾襯墊(102、103及104)。在一實施例中，應力修飾襯墊102及104包括安置於個別應力修飾及電容減少特徵之周邊周圍之厚氧化物襯墊。應力修飾襯墊102及104進一步包含(例如)大約100－400埃之厚度。另外，應力修飾襯墊103包括一安置於主動區域52之周邊周圍的薄氧化物襯墊且進一步包含(例如)大約0－100埃之厚度。
因此，在另一實施例中，主動區域進一步包含至少兩個應力修飾襯墊：一環繞該主動區域之邊緣之至少一部分的第一襯墊，及一環繞至少一應力修飾及電容減少特徵之一表面之至少一部分的第二襯墊。在另一實施例中，第二襯墊之橫截面寬度較之第一襯墊之橫截面寬度大體更厚以較之第一襯墊施加大體更大的應力。此外，該第一襯墊及第二襯墊可進一步包含氧化物。
圖9為一根據本案之另一實施例之在寬度方向具有應力修飾及電容減少特徵之CMOS電晶體結構110的俯視圖，該結構包括一或多個應力修飾襯墊或缺口。CMOS電晶體結構110與上文關於圖8中所展示及描述之電晶體結構類似，以下為不同之處。CMOS電晶體結構110在主動區域52中包括應力修飾缺口(112、114)。詳言之，缺口(112、114)安置於主動區域52之相對端中，其中每一缺口橫跨CMOS電晶體結構110之通道區域之一部分。因此，在一實施例中，該至少一應力修飾及電容減少特徵進一步包含一位於閘極附近之主動區域之至少一側周圍的缺口。另外，缺口位於主動區域之相對兩側且大體關於閘極對稱。此外，缺口(112、114)減少了主動區域之總寬度尺寸，從而解決了一給定CMOS電晶體結構應用可能需要解決的多個晶片功能性難題及/或問題。
圖10為一根據本案之另一實施例之在寬度方向具有應力修飾及電容減少特徵之CMOS電晶體建置組塊結構120的俯視圖。電晶體建置組塊結構120包括一通常由參考數字122指示之主動半導體區域，且具有側周邊(side perimeter)121及123。閘極124位於該主動半導體區域122上方，且該主動半導體區域122具有一下方的閘極電介質(未圖示)。主動半導體區域122包含用於一給定電晶體應用之任何合適之半導體材料。閘極124之特徵為在通道方向上延伸之長度尺寸。電晶體建置組塊120進一步包括接點126以與主動區域122之個別源極及汲極區域128及129接觸。關於建置組塊120，已自效能之立場將其最優化，此將在本文中進一步加以論述。
CMOS電晶體建置組塊120之最優化包括應力修飾及電容減少特徵之添加，其中該等特徵在寬度方向上提供應力修飾及電容減少。換言之，建置組塊120之主動區域122之特徵為由參考數字125指示且在寬度方向上延伸之建置組塊寬度尺寸WBB1 。主動區域122之另一特徵為由參考數字127指示之寬度WSUB3 。該寬度WSUB3 小於建置組塊寬度WBB1 。另外，應力修飾及電容減少特徵在主動區域122之源極與汲極區域(128、129)之間延伸且進一步位於閘極124及閘極電介質(未圖示)下方，此將在下文中關於圖12進一步加以闡釋。
在一實施例中，應力修飾及電容減少特徵取代主動區域122之相應區域，該等區域已預先藉由合適之蝕刻技術(例如，渠溝蝕刻技術)移除。應力修飾及電容減少特徵包括根 據一特定電晶體應用所要之應力修飾而選擇的渠溝填充材料，該應力修飾可為壓縮或張應力修飾。舉例而言，在一實施例中，渠溝填充材料包括用於提供壓縮應力修飾之氧化物。在另一實施例中，渠溝填充材料包括一用於提供張應力修飾之氮化物。
圖11為一根據本案之又一實施例之在寬度方向具有應力修飾及電容減少特徵之CMOS電晶體建置組塊結構130的俯視圖。電晶體建置組塊結構130包括一通常由參考數字132指示之主動半導體區域，且具有側周邊131及133。閘極134位於該主動半導體區域132上，且該主動半導體區域132具有一下方的閘極電介質(未圖示)。主動半導體區域132包含用於一給定電晶體應用之任何合適之半導體材料。閘極134之特徵為一在通道方向上延伸之長度尺寸。電晶體建置組塊130進一步包括接點136以與主動區域132之個別源極及汲極區域138及139接觸。關於該建置組塊130，已自效能之立場將其最優化，此將在本文中進一步加以論述。
CMOS電晶體建置組塊130之最優化包括應力修飾及電容減少特徵之添加，其中該等特徵在寬度方向上提供應力修飾及電容減少。換言之，建置組塊130之主動區域132之特徵為一由參考數字135指示且在寬度方向上延伸之建置組塊寬度尺寸WBB2 。主動區域132之另一特徵為由參考數字137指示之寬度WSUB4 。該寬度WSUB4 等於建置組塊寬度WBB2 。另外，應力修飾及電容減少特徵在主動區域132之源極與汲極區域(138、139)之間延伸且進一步位於閘極134及閘極電介質(未圖示)下方，此將在下文中關於圖13進一步加以闡釋。
圖12為一根據本揭示案之另一實施例之使用圖10之建置組塊結構120製造之CMOS電晶體結構140的俯視圖，該結構在寬度方向具有應力修飾及電容減少特徵。電晶體結構140包括若干建置組塊142、144、146、148等，其中建置組塊之總數目係由一給定電晶體應用之需要來確定。在一實施例中，建置組塊142、144、146及148之每一者均包含圖10之建置組塊結構120。另外，建置組塊142、144、146及148之每一者均具有一子寬度WS U B 3 。如圖所示，建置組塊142在建置組塊142及144各自的主動區域及閘極之一部分處實體接合至建置組塊144，其進一步如虛線150所說明。類似地，建置組塊144在建置組塊144及146各自的主動區域及閘極之一部分處實體接合至建置組塊146，其進一步如虛線152所說明。更進一步地，建置組塊146在建置組塊146及148各自的主動區域及閘極之一部分處實體接合至建置組塊148，其進一步如虛線154所說明。電晶體結構140可進一步包括額外的建置組塊，其如一系列點"..."所說明。最後，電晶體結構140之總寬度尺寸由WO V E R A L L 表示，且由參考數字161指示。
關於建置組塊142及144，建置組塊142之周邊及建置組塊144之周邊形成至少一應力修飾及電容減少特徵，通常由參考數字160指示。特徵160在電晶體結構140之閘極156下方且在建置組塊142與144之周邊之間延伸。建置組塊144之周邊及建置組塊146之周邊亦形成至少一應力修飾及電容減少特徵160。該特徵160亦在閘極156下方且在建置組塊144與146之周邊之間延伸。更進一步地，建置組塊146之周邊及建置組塊148之周邊亦形成至少一應力修飾及電容減少特徵160。該特徵160在閘極156下方且在建置組塊146與148之周邊之間延伸。以類似方式，為額外的建置組塊形成由一系列點"..."表示之額外的應力修飾及電容減少特徵。
根據本揭示案之另一實施例，如本文所論述之電晶體進一步包含至少兩個預定電晶體建置組塊，該等至少兩個預定電晶體建置組塊之每一者均具有一子寬度及一側周邊。當該等至少兩個預定電晶體建置組塊之任意兩者實體接合時，其側周邊形成至少一應力修飾及電容減少特徵。主動區域進一步包含至少兩個應力修飾襯墊：一環繞該主動區域之邊緣之至少一部分的第一襯墊，及一環繞該至少一應力修飾及電容減少特徵之一表面之至少一部分的第二襯墊。在一實施例中，通道區域之寬度方向為<100>晶體取向。在另一實施例中，通道區域之寬度方向為<110>晶體取向。此外，該等兩個預定電晶體建置組塊之至少一者之側周邊進一步包含部分地確定子寬度之缺口。
圖13為一根據本揭示案之另一實施例之使用圖11之建置組塊結構製造之CMOS電晶體結構的俯視圖，該結構在寬度方向具有應力修飾及電容減少特徵。電晶體結構170包括若干建置組塊172、174、176、178等，其中建置組塊之總數目係由一給定電晶體應用之需要來確定。在一實施例中，建置組塊172、174、176及178之每一者均包含圖11之建置組塊結構130。另外，建置組塊172、174、176及178之每一者均具有一子寬度WS U B 4 。如圖所示，建置組塊172在建置組塊172及174各自的閘極之一部分處實體接合至建置組塊174，其進一步如虛線180所說明。類似地，建置組塊174在建置組塊174及176各自的閘極之一部分處實體接合至建置組塊176，其進一步如虛線182所說明。更進一步地，建置組塊176在建置組塊176及178各自的閘極之一部分處實體接合至建置組塊178，其進一步如虛線184所說明。電晶體結構170可進一步包括額外的建置組塊，其如一系列點"..."所說明。最後，電晶體結構170之總寬度尺寸由WO V E R A L L 表示，且由參考數字171指示。
關於建置組塊172及174，建置組塊172之周邊及建置組塊174之周邊形成至少一應力修飾及電容減少特徵，通常由參考數字190指示。特徵190在電晶體結構170之閘極186下方且在建置組塊172與174之周邊之間延伸。建置組塊174之周邊及建置組塊176之周邊亦形成至少一應力修飾及電容減少特徵190。該特徵190亦在閘極186下方且在建置組塊174與176之周邊之間延伸。更進一步地，建置組塊176之周邊及建置組塊178之周邊亦形成至少一應力修飾及電容減少特徵190。該特徵190在閘極186下方且在建置組塊176與178之周邊之間延伸。以類似方式，為額外的建置組塊形成藉由一系列點"..."表示之額外的應力修飾及電容減少特徵。此外，在特定之電晶體結構應用中，位於源極區域138或139中之接點136在後端互連電路(未圖示)處跨接在一起。同樣地，位於汲極區域139或138中之接點136亦藉由該後端互連電路跨接在一起。
圖14為一積體電路晶粒200之俯視平面圖，該電路具有一包括根據本案之實施例之電晶體結構50之部分202。在一實施例中，電晶體結構50包括非記憶體裝置。202中之大量裝置使用電晶體結構50。因此，該積體電路包括複數個電晶體，該等複數個電晶體之每一者均具有本文所描述之電晶體結構。另外，該電晶體結構係在用於實施積體電路晶粒中之非記憶體功能之具有預定傳導性類型之至少大多數電晶體中實施。
根據本案之實施例，已揭示一種不需顯著地重新設計積體電路晶片而利用窄寬度PFET驅動電流增強之益處的方法。在一實施例中，藉由使用渠溝或主動封裝區域將一寬PFET裝置劃分成兩個或兩個以上較窄PFET裝置來減小PFET的寬度。在此實例中，由於總PFET裝置寬度較小而使得總電容(意即，閘極電容、米勒電容及接面電容)減小，且因為重新設計利用來自<100>SOI基板之強的窄寬度PFET裝置所以驅動電流相當或甚至稍微更佳。因此，該方法係提供來增強相應積體電路之產品效能。
根據一實施例，一種形成一電晶體之方法包含：在一主動區域中形成一源極及一汲極，及在該主動區域之一通道區域上方形成一閘極。該通道區域分離該源極與汲極。該方法進一步包括形成至少一應力修飾及電容減少特徵，該至少一應力修飾及電容減少特徵在源極與汲極之間延伸且位於閘極下方以減少與該閘極、源極及汲極相關聯之電容。該至少一應力修飾及電容減少特徵包括一電介質且至少部分由主動區域環繞。
形成該至少一應力修飾及電容減少特徵可包括形成一如同位於閘極附近之主動區域之至少一側周圍的缺口之物。形成該缺口可進一步包括將該缺口安置於該主動區域之相對的兩側且大體關於閘極對稱。
在另一實施例中，該方法進一步包含藉由至少一應力修飾及電容減少特徵在通道區域之寬度方向上修飾應力。該方法進一步包括形成通道區域的寬度方向使其為<100>晶體取向且藉由電介質(例如，氧化物)對主動區域施加一壓縮應力。在另一實施例中，該方法包括形成通道區域的寬度方向使其為<110>晶體取向且藉由電介質(例如，氮化矽)對主動區域施加一張應力。
在另一實施例中，該方法進一步包括將至少一應力修飾及電容減少特徵之總數目實施為取決於主動區域之總寬度之數目。該至少一應力修飾及電容減少特徵之總數目取決於主動區域之最佳子寬度。最佳效能量度之計算確定主動區域之最佳子寬度。
根據另一實施例，該方法進一步包括形成至少兩個應力修飾襯墊：一環繞主動區域之邊緣之至少一部分的第一襯墊，及一環繞至少一應力修飾及電容減少特徵之一表面之至少一部分的第二襯墊。第二襯墊經形成大體較之第一襯墊更厚以大體較之第一襯墊施加更大之應力。第一襯墊及第二襯墊可包含氧化物。另外，形成該至少一應力修飾及電容減少特徵包括在一預先由主動區域佔據之區域中形成該特徵。
根據又一實施例，該方法進一步包括提供至少兩個預定電晶體建置組塊，該等至少兩個預定電晶體建置組塊之每一者均具有一子寬度及一側周邊，且實體接合該等至少兩個預定電晶體建置組塊之至少任意兩者。另外，該方法包括自兩個鄰接的電晶體建置組塊之每一者之側周邊形成該至少一應力修飾及電容減少特徵。在一實施例中，該方法包括在主動區域之邊緣之至少一部分周圍環繞一第一襯墊及在該至少一應力修飾及電容減少特徵之表面之至少一部分周圍環繞一第二襯墊。
此外，本揭示案之實施例提供設計布局圖，其展示用於達成積體電路及裝置的速度改良之窄寬度PFET陣列。該積體電路電晶體產品之速度改良係經由驅動電流增強而獲得。此外，根據本揭示案之實施例，寬PFET裝置經修飾為較窄部分以用減小電容來交換驅動電流之益處。
根據本案之另一實施例，一種用於增強電晶體效能的方法包括向不同的主動矽隔離區域提供不同的氧化以定製應力，從而獲得增強的電晶體效能。處理步驟包括，例如，執行包括多次氧化之多步驟隔離以產生有差別的應力。關鍵組件包括，例如，一具有多個襯墊厚度之主動裝置區域。此外，本實施例使用對應力之定向遷移率回應而無需使用外來材料、外來處理、或新工具。
在前述說明書中，已參考各種實施例描述了本揭示案。然而，一普通熟習此項技術者瞭解可在不偏離如以下申請專利範圍中所陳述之本揭示案實施例之範疇的情況下進行各種修改及變化。因此，應認為說明書及諸圖為說明性的而非限制性的，且所有此種修改均意欲包括於本揭示案之實施例之範疇中。舉例而言，本揭示案之實施例可應用於載流子遷移率對於裝置效能很重要之半導體裝置技術。
以上已參考特定實施例描述了益處、其他優點及問題之解決方法。然而，並不將益處、優點、問題之解決方法及可能使任何益處、優點或解決方法發生或變得更顯著之任何元件解釋為任一請求項或所有請求項之重要的、必需的或本質特徵或元件。本文中所使用之術語"包含"或其任何其他變體意欲涵蓋一非排他之包含，使得一處理、方法、物品或包含一列元件之設備不僅包括彼等元件而且可包括未明確列出或此處理、方法、物品或設備所固有的其他元件。
10．．．CMOS電晶體
12．．．主動區域
14．．．閘極
16．．．寬度方向
18．．．通道方向
20．．．表格
22．．．通道取向
24．．．裝置類型
26．．．通道應力
28．．．寬度應力
30．．．曲線
40．．．CMOS電晶體
42．．．主動區域
44．．．閘極
46．．．接點
50．．．CMOS電晶體
52．．．主動區域
54．．．閘極
56．．．接點
58、60．．．應力修飾及電容減少特徵
62．．．總寬度尺寸
64．．．分段寬度尺寸
66、68、70．．．分段
72．．．源極
74．．．汲極
80．．．效能回應曲線
82、84．．．參考數字
90．．．特徵曲線表示
92、94．．．曲線
100．．．CMOS電晶體結構
102、103、104．．．應力修飾襯墊
110．．．CMOS電晶體結構
120．．．CMOS電晶體建置組塊結構
122．．．主動半導體區域
124．．．閘極
125．．．寬度尺寸
126．．．接點
127．．．寬度
130．．．CMOS電晶體建置組塊結構
132．．．主動半導體區域
135．．．寬度尺寸
137．．．寬度
138．．．源極區域
139．．．汲極區域
140．．．CMOS電晶體結構
142、144、146、148．．．建置組塊
150、152、154．．．虛線
156．．．閘極
160．．．電容減少特徵
161．．．總寬度尺寸
170．．．電晶體結構
171．．．總寬度尺寸
172、174、176、178．．．建置組塊
180、182、184．．．虛線
186．．．閘極
190．．．電容減少特徵
200．．．電路晶粒
202．．．部分
圖1為一CMOS電晶體之俯視圖，其說明此項技術中已知之通道方向及寬度方向；圖2為各種通道取向及裝置類型之應力回應敏感性特徵之一表格圖；圖3為<100>電晶體通道取向與<110>電晶體通道取向跨越不同電晶體寬度之PMOS驅動電流比率的特徵曲線表示；圖4為一此項技術中已知之典型CMOS電晶體結構之俯視圖；圖5為一根據本案之一實施例之在寬度方向具有應力修飾及電容減少特徵之CMOS電晶體結構的俯視圖；圖6為一根據本案之一實施例之特徵曲線表示，該曲線為效能量度與併入了應力修飾及電容減少特徵之主動區域之分段寬度的關係曲線；圖7為一根據本案之一實施例之特徵曲線表示，該曲線為每一積體電路上之通道區域之數目與積體電路上之電晶體裝置之寬度的關係曲線(針對(a)典型電晶體結構及(b)最優化電晶體結構)，該最優化電晶體結構併入了應力修飾及電容減少特徵；圖8為一根據本案之另一實施例之在寬度方向具有應力修飾及電容減少特徵之CMOS電晶體結構的俯視圖，該結構包括一應力修飾襯墊；圖9為一根據本案之另一實施例之在寬度方向具有應力修飾及電容減少特徵之CMOS電晶體結構的俯視圖，該結構包括一應力修飾襯墊及一缺口；圖10為一根據本案之另一實施例之在寬度方向具有應力修飾及電容減少特徵之CMOS電晶體建置組塊結構的俯視圖；圖11為一根據本案之又一實施例之在寬度方向具有應力修飾及電容減少特徵之CMOS電晶體建置組塊結構的俯視圖；圖12為一根據本案之另一實施例之使用圖10之建置組塊結構製造之CMOS電晶體結構的俯視圖，該結構在寬度方向具有應力修飾及電容減少特徵；圖13為一根據本案之另一實施例之使用圖11之建置組塊結構製造之CMOS電晶體結構的俯視圖，該結構在寬度方向具有應力修飾及電容減少特徵；及圖14為一包括根據本案之另一實施例之電晶體結構之積體電路的俯視平面圖。
在不同的圖式中使用之相同參考符號指示類似或相同的物件。熟練的技工亦將瞭解諸圖中之元件係為了簡明及清楚起見而說明且不必按比例繪製。舉例而言，諸圖中之某些元件可能相對於其他元件而誇示以有助於增進對本發明之實施例之瞭解。
50．．．互補金氧半導體(CMOS)電晶體
52．．．主動區域
54．．．閘極
56．．．接點
58、60．．．應力修飾及電容減少特徵
62．．．總寬度尺寸
64．．．分段寬度尺寸
66、68、70．．．分段
72．．．源極
74．．．汲極

Claims (26)

  1. 一種電晶體，其包含：一位於一主動區域內之源極；一位於該主動區域內之汲極；一位於該主動區域之一通道區域上方之閘極，該通道區域分離該源極與汲極；及至少一應力修飾及電容減少特徵配置於主動區域之間，其自該源極延伸至該汲極，且位於該閘極下方以減少與該等閘極、源極及汲極相關聯之電容，其中該至少一應力修飾及電容減少特徵包含電介質，其具有一至少部分地由該主動區域之一部分界定且配置於其中之形狀，該主動區域之該部分係對應於該主動區域之一先前移除之部分。
  2. 如請求項1之電晶體，其中該至少一應力修飾及電容減少特徵進一步包含一位於該閘極附近之該主動區域之至少一側周圍之缺口。
  3. 如請求項2之電晶體，其中該缺口位於該主動區域之相對兩側且大體關於該閘極對稱。
  4. 如請求項1之電晶體，其中該至少一應力修飾及電容減少特徵在該通道區域之一寬度方向上修飾應力。
  5. 如請求項4之電晶體，其中該通道區域之該寬度方向為一<100>晶體取向。
  6. 如請求項5之電晶體，其中該電介質為一對該主動區域施加一壓縮應力之電介質。
  7. 如請求項6之電晶體，其中對該主動區域施加一壓縮應力之該電介質為氧化物。
  8. 如請求項4之電晶體，其中該通道區域之該寬度方向為一<110>晶體取向。
  9. 如請求項8之電晶體，其中該電介質為一對該主動區域施加一張應力之電介質。
  10. 如請求項9之電晶體，其中對該主動區域施加一張應力之該電介質為氮化矽。
  11. 如請求項1之電晶體，其中該至少一應力修飾及電容減少特徵之一總數目取決於該主動區域之一總寬度。
  12. 如請求項11之電晶體，其中該至少一應力修飾及電容減少特徵之該總數目進一步取決於該主動區域之一最佳子寬度。
  13. 如請求項12之電晶體，其中該最佳子寬度係藉由最佳效能量度之一計算來確定。
  14. 如請求項1之電晶體，其中該主動區域進一步包含至少兩個應力修飾襯墊：一環繞該主動區域之一邊緣之至少一部分的第一襯墊，及一環繞該至少一應力修飾及電容減少特徵之一表面之至少一部分的第二襯墊。
  15. 如請求項14之電晶體，其中該第二襯墊之橫截面寬度大體上較該第一襯墊之橫截面寬度更厚以較該第一襯墊施加一大體上更大之應力。
  16. 如請求項14之電晶體，其中該第一襯墊及該第二襯墊進一步包含氧化物。
  17. 如請求項4之電晶體，其進一步包含至少兩個預定電晶體建置組塊，該等至少兩個預定電晶體建置組塊之每一者均具有一子寬度及一側周邊，其中當該等至少兩個預定電晶體建置組塊之任意兩者實體接合時，其側周邊形成該至少一應力修飾及電容減少特徵。
  18. 如請求項17之電晶體，其中該主動區域進一步包含至少兩個應力修飾襯墊：一環繞該主動區域之一邊緣之至少一部分的第一襯墊，及一環繞該至少一應力修飾及電容減少特徵之一表面之至少一部分的第二襯墊。
  19. 如請求項17之電晶體，其中該通道區域之該寬度方向為一<100>晶體取向。
  20. 如請求項19之電晶體，其中該電介質為一對該主動區域施加一壓縮應力之電介質。
  21. 如請求項20之電晶體，其中對該主動區域施加一壓縮應力之該電介質為氧化物。
  22. 如請求項17之電晶體，其中該通道區域之該寬度方向為一<110>晶體取向。
  23. 如請求項22之電晶體，其中該電介質為一對該主動區域施加一張應力之電介質。
  24. 如請求項23之電晶體，其中對該主動區域施加一張應力之該電介質為氮化矽。
  25. 如請求項17之電晶體，其中該等兩個預定電晶體建置組塊之至少一者之該側周邊進一步包含一部分確定該子寬 度之缺口。
  26. 如請求項1之電晶體，其進一步包含複數個電晶體，該等複數個電晶體之每一者均具有一如請求項1之該電晶體之結構，如請求項1之該電晶體之該結構係在一用於實施一積體電路晶粒中之一非記憶體功能之具有一預定傳導性類型之至少大多數電晶體中實施。
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