TWI565070B - 半導體結構 - Google Patents

Description

半導體結構

本發明大體上係關於半導體結構，且更特定言之，係關於MOSFET結構。

臨限電壓為估計MOSFET之特性的重要參數。一般而言，其可用於判定在施加了偏壓時MOSFET何時接通。對於一些非揮發性記憶體裝置(諸如，EEPROM或快閃記憶體)而言，臨限電壓用於判定記憶體胞元之狀態以便決定該胞元是處於「寫入」狀態抑或「抹除」狀態。在電晶體密度攀升之當前趨勢下，將晶片內之胞元臨限電壓之偏差最小化對於確保一致且均一之效能為更佳的。

臨限電壓分佈對於MLC(多位準胞元)記憶體胞元或胞元陣列為較重要的。圖1說明4位元快閃MLC陣列之臨限電壓之分佈。MLC記憶體胞元藉由將電晶體之浮動閘極充電至諸如「1」、「2」、「3」及「4」之四個不同電壓位準而儲存四個不同電壓。因此，4位元快閃MLC胞元可根據儲存於浮動閘極中之電荷而儲存四個不同寫入狀態。不幸的是，在習知配置之情況下，第一狀態之臨限電壓Vt1或稱為初始狀態臨限電壓通常具有較寬分佈之MLC陣列(11至14分別表示陣列中之不同胞元之初始電壓狀態)且初始狀態之部分可能與第二狀態重疊。初始狀態與其相鄰狀態之間的窗口損失可使得一些記憶體胞元難以區別開或給出錯誤讀出信號。因此，需 要有關使MOSFET半導體結構(尤其初始狀態臨限電壓)之臨限電壓分佈變窄之改良。

電流-電壓(汲極飽和電壓I_D對閘極電壓V_G)為MOSFET裝置之特性。通常，斜率可簡化為由裝置之通道之跨導Gm來表示。在較大G_m之情況下，V_t分佈較收斂。G_m可定義為：

其中μ為在通道中行進之載子之遷移率。在理解該特性之情況下，可藉由提高載子遷移率μ來改良裝置之跨導。本發明之目標為提高MOSFET裝置通道中之載子遷移率，且因此可達成較收斂之V_t分佈。

本發明之目標為藉由增強通道中之載子遷移率以便具有較收斂之臨限電壓分佈來減小半導體胞元(尤其MOSFET或非揮發性記憶體如唯讀記憶體或快閃記憶體)之臨限電壓窗口損失的方法及半導體結構。

在一些實施例中，記憶體胞元主要建構為：NMOS，其中電子為多數載子；及基板，其為p型以容置記憶體胞元。此外，例示性地說明記憶體陣列而不限制本發明之範疇。

根據本發明，胞元之通道處於張應力下，以使得較高載子遷移率可得以達成。在一些實施例中，小於基板基質原子之穩定雜質離子植入至基板中之第一基板區域中，其中該第一區域位於記憶體胞元之通道之間。

在一些特定實施例中，該基板為矽，且該雜質離 子為碳。通道特定沿著記憶體陣列之字線。該第一基板區域位於字線之間。在一些實施例中，該張應力係沿著通道寬度方向。

在某些特定的實施例中，記憶體陣列是一個埋入擴散陣列，其中在第一基板區域不存在結構如STI或LOCOS。隔離的設置是藉由第一區域的離子佈值來增加基板的片電阻。

在另一態樣中，本發明提供一種用於在MOSFET胞元之通道中產生張應力之方法。在一些實施例中，將碳離子植入至MOSFET胞元之矽基板中。在植入製程期間排除該胞元之通道。在該碳植入之後引入熱製程以便在該等通道之間形成碳化矽。

10‧‧‧MOS結構

40‧‧‧MOSFET胞元陣列

100‧‧‧基板

101‧‧‧閘極

102‧‧‧源極

103‧‧‧汲極

110‧‧‧第一基板區域

115‧‧‧通道

305‧‧‧遮罩

400‧‧‧基板

401‧‧‧閘極/字線

402‧‧‧條帶/摻雜區域

404‧‧‧導電線

405‧‧‧單位MOSFET胞元

410‧‧‧區域/摻碳區域/基板區域

415‧‧‧張應力通道

L‧‧‧長度

W‧‧‧寬度

圖1為一典型MLC胞元陣列具有局部電荷捕捉之臨限電壓分佈圖；圖2為根據一個實施例之一單元MOS結構的俯視圖；圖3A為根據一個實施例之方法的流程圖；圖3B為一個實施例之MOS結構的剖面示意圖；圖4A為一個實施例之一MOSFET胞元具有埋入擴散陣列之俯視圖；圖4B為一個實施例之一MOSFET胞元陣列的剖面示意圖；圖5為根據一個實施例之一MLC之臨限電壓分佈圖。

將根據附圖來描述本發明。

下文參看附圖來更全面描述本發明之實施例，該等附圖形成本發明之一部分，且以說明方式展示可實踐本發明之具體例示性實施例。然而，本發明可按照許多不同形式來體現，且不應解釋為限於本文中所闡述之實施例；實際上，此等實施例經提供以使得本發明將為全面且完整的，且將向熟習此項技術者全面傳達本發明之範疇。如本文中所使用，術語「或」為包括性「或」運算子，且等效於術語「及/或」，除非上下文另有清楚描述。此外，在整個說明書中，「一」及「該」之含義包括複數個引用。

記憶體胞元陣列用作例示性結構以說明以下實施例，但不應理解為限制本發明。一般熟習此項技術者應瞭解，本發明可應用於任何MOSFET結構，且在一些特定實施例中，n型MOSFET結構為較佳的。

圖2說明MOS結構10之單位胞元之俯視圖。具有第一導電類型之基板100經組態以容置MOS結構10，且該MOS結構具有閘極101、源極102及汲極103。第一基板區域110為圍繞閘極線、源極及汲極之區。第一基板區域110可以是一個埋入擴散區域且不具有任何隔離結構例如STI或LOCOS的配置。第一基板區域110的片電阻可以利用離子佈植入基板來操縱。通常情況下，較高的片電阻是較佳的，用以保持MOS結構10與任何鄰近元件的隔離。閘極101安置在基板上以形成MOS結構之閘極。源極102及汲極103分別為具有第二導電類型之摻雜區域，其中該第二類型與該第一導電類型相反。在大於MOS結構10之臨限電壓之偏壓電壓 施加在閘極101上時，源極102與汲極103之間的該基板中之通道可變得導電。該通道具有長度L及寬度W。第一基板區域110以應力增強劑摻雜，其中該增強劑之大小小於基板基質原子。可視情況選擇熱退火製程，以便形成包括基板基質元素及增強劑且經組態以在MOS結構10之通道中產生張應力的化合物或晶體。

在一些實施例中，碳用作應力增強劑，且矽為基板基質原子。處理流程可描繪於圖3A中，且圖3B為沿著線AA'之MOS結構10的剖面示意圖。在步驟302中，安置遮罩305以覆蓋閘極101。在步驟304中，將碳離子或原子插入至第一基板區域110中。藉由諸如離子植入或擴散之各種方式來實現將碳插入至基板中之方法。在步驟306中，引入熱退火製程以提供能量來在矽與碳之間形成鍵結。在一些特定實施例中，在退火製程之後在基板中形成了結晶結構碳化矽。結晶碳化矽可包括六邊形(諸如，2H、4H或6H SiC)、菱形(諸如，15R或21R SiC)或立方形(諸如，3C SiC)。新形成之SiC化合物或晶體與矽基板之間的晶格失配在基板中產生應力，且大體上在通道115中產生張應力。在一些實施例中，該張應力係沿著通道寬度方向，該長度垂直於該通道寬度方向。在閘極101處於足夠大而使得通道115導電之偏壓下時，通道中之多數載子能夠在張應力通道115中行進。因此，增強了載子之遷移率μ。在一些實施例中，閘極101可為包括至少一電荷捕捉層及一多晶矽閘極。在一些實施例中，電荷捕捉層可以是介電質堆疊如ONO(氧化物、氮化物、氧化物)，該電荷捕捉層用於局部方式捕捉電荷。在一些實施例中，碳濃度介於0.5%與2.5%之間。在一些實施例中，碳 濃度介於1%與1.6%之間。

圖4A為MOSFET胞元陣列40之俯視圖，其中胞元陣列40具有基板400及複數個平行導電線404。條帶402描繪基板400中之摻雜區域，其導電類型不同於基板400。陣列40可由複數個單位MOSFET胞元405(虛線環形)構成。圖4B為沿著線BB'之截面圖。導電線404電耦接至胞元405之一導電薄膜403，其中所述的導電薄膜403可作為胞元405的閘極，且摻雜區域402為源極或汲極。在本實施例中，記憶體胞元401包括一ONO薄膜堆疊407用來作為儲存捕獲電荷於兩側，以及一在導電線404與ONO薄膜堆疊407之間的薄膜堆疊407。在一些實施例中，導電線404之間的區域410為摻碳的並且不具有任何隔離結構例如STI或LOCOS的配置。第一基板區域410的片電阻可以利用離子佈值入基板來操縱。通常情況下，較高的片電阻是較佳的，用以維持導電線之間的隔離。碳之原子濃度為矽之約1%至1.6%。基板中之碳可在熱退火之後進一步形成SiC化合物或晶體。在一些特定實施例中，MOSFET胞元為n型MOS，亦即，摻雜區域402為n型。

在另一實施例中，MOSFET胞元陣列為基於矽之虛接地陣列結構。導電線為字線且以平行方式配置，且經組態以將所驅動之偏壓傳送至每一字線電耦接之每一單位胞元之閘極。通道415形成於基板400中且位於閘極401之下。基板區域410(即，字線401之間的區域)以1%與1.6%之間的原子濃度以碳摻雜。矽基板中之碳可在引入熱退火製程之後形成SiC化合物或晶體。歸因於晶格失配，在矽基板中具有較大體積之SiC結構可沿著y方向擠壓字線，且因此沿著字 線方向之張應力形成於通道415中。因為閘極401之下的通道處於張應力下，所以載子之遷移率提高。

在前述實施例中，胞元陣列可為記憶體胞元陣列或NROM記憶體胞元陣列。此外，藉由熱退火，SiC結構形成於摻碳區域中且產生每一記憶體胞元之張應力通道415，因此，載子遷移率可提高。在一些實施例中，記憶體胞元為以氮為基礎的非揮發性MLC記憶體胞元。

圖5展示MLC(多位準胞元)摻碳NMOS非揮發性記憶體陣列之臨限電壓分佈圖。此處應注意，本發明中之MLC不僅限於具有四個狀態；視需要，其亦可具有四個以上狀態。顯而易見的是，摻碳MLC記憶體陣列展現比如圖1所示之習知MLC陣列收斂之V_T分佈曲線。臨限電壓之較窄分佈可使得第一狀態「1」可與其他狀態區別開。

已在上述實例及描述中充分描述本發明之方法及特徵。應理解，不偏離本發明之精神之任何修改或改變意欲涵蓋在本發明之保護範疇內。

40‧‧‧MOSFET胞元陣列

400‧‧‧基板

401‧‧‧閘極/字線

402‧‧‧條帶/摻雜區域

404‧‧‧導電線

405‧‧‧單位MOSFET胞元

410‧‧‧區域/摻碳區域/基板區域

Claims (20)

1. 一種半導體結構，其包含：一MOSFET，其在一基板中包含一閘極、一源極及一汲極；及在字線之間圍繞該MOSFET之一第一基板區域，以一應力增強劑摻雜，其中該應力增強劑經組態以在該MOSFET之通道中產生一張應力，且該張應力係沿著通道寬度方向。
2. 如請求項1之結構，其中該MOSFET為n型。
3. 如請求項1之結構，其中該應力增強劑為碳。
4. 如請求項3之結構，其中所述碳的濃度介於1%與1.6%之間。
5. 如請求項1之結構，其進一步包含在該第一基板區域中的碳化矽化合物或晶體。
6. 一種MOSFET胞元陣列，其包含：一基板；複數條導電線，其位於該基板上，其中該等導電線係以一平行方式配置；複數條內埋式摻雜條帶，其位於該基板中，其中該等條帶與該等導電線交叉；及一第一基板區域，其位於該等導電線之間，以一應力增強劑摻雜，該應力增強劑經組態以在MOSFET胞元之通道中產生一張應力，其中該張應力之方向係沿著該通道寬度的方向。
7. 如請求項6之MOSFET胞元陣列，其中MOSFET為n型。
8. 如請求項6之MOSFET胞元陣列，其中該應力增強劑為碳。
9. 如請求項8之MOSFET胞元陣列，其中所述碳的濃度介於1%與1.6%之間。
10. 如請求項6之MOSFET胞元陣列，其中該MOSFET胞元陣列為一以氮為基礎的非揮發性記憶體胞元陣列。
11. 如請求項10之MOSFET胞元陣列，其中該導電線為一字線。
12. 如請求項6之MOSFET胞元陣列，其進一步包含在該第一基板區域中的碳化矽化合物或晶體。
13. 如請求項6之MOSFET胞元陣列，其中該MOSFET胞元陣列為一虛接地陣列。
14. 如請求項13之MOSFET胞元陣列，其進一步包含在該第一基板區域中的碳化矽化合物或晶體。
15. 如請求項14之MOSFET胞元陣列，其中該第一基板區域中之該碳化矽化合物或晶體為電阻阻抗。
16. 一種形成一以氮為基礎的非揮發性記憶體胞元陣列之方法，該方法包含：遮罩記憶體胞元之閘極、源極及汲極；將應力增強劑插入至位於該陣列之字線之間的一第一基板區域中；及退火以在該第一基板區域中形成一由該應力增強劑及基板基質原子構成之化合物或晶體。
17. 如請求項16之方法，其中該應力增強劑為碳。
18. 如請求項16之方法，其中增強劑濃度介於1%與1.6%之間。
19. 如請求項16之方法，其中該插入製程係藉由一離子植入來實施。
20. 如請求項16之方法，其中該化合物或晶體係以碳化矽形成。